一种静电放电防护电路的制作方法

本申请涉及一种静电放电防护电路，特别适用于集成电路领域的ESD防护。

背景技术：

静电放电(ESD，electrostatic discharge)对集成电路的可靠性带来的危害日益增大，ESD防护电路设计已经成为集成电路设计中的一个重要部分。ESD防护的基本思路是提供额外的放电通路释放掉静电电荷，从而保护工作电路。

请参阅图1，这是现有的一种用于ESD防护的RC箝位电路(RC clamp circuit)。所述RC箝位电路包括一条RC串联支路、一条反相器支路和一个箝位晶体管Tclamp。所述RC串联支路是在电源电压VCC与地之间串联的电阻R与电容C，该RC串联支路的时间常数(time constant)通常被设置为微秒(μs)级别。作为对比，ESD事件发生时的电压上升时间(rise time)通常为纳秒(ns)级别，上电(power up)事件发生时的电压上升时间通常是毫秒(ms)级别。所述RC串联支路在电阻R与电容C之间的连接点称为节点P0。所述反相器支路由一个或多个级联的反相器组成，所述反相器支路的输入端连接节点P0，输出端连接箝位晶体管Tclamp的栅极即节点P1。所述箝位晶体管Tclamp的漏极和源极分别连接电源电压VCC和接地。图1所示的箝位晶体管Tclamp是NMOS晶体管，反相器支路包括三个级联的反相器Inv1、Inv2、Inv3，也可改为任意奇数个反相器级联。如果箝位晶体管Tclamp是PMOS晶体管，那么反相器支路改为任意偶数个反相器级联。在同等条件下，NMOS晶体管比PMOS晶体管具有更低的导通电阻，因此箝位晶体管Tclamp优选是NMOS晶体管。

图2对图1中的反相器给出了一种具体实现方式，每个反相器由一个PMOS晶体管与一个NMOS晶体管所组成。例如，反相器一Inv1包括PMOS晶体管一TP1和NMOS晶体管一TN1。PMOS晶体管一TP1的栅极和NMOS晶体管一TN1的栅极均连接节点P0并作为反相器一Inv1的输入端。PMOS晶体管一TP1的漏极接电源电压VCC，源极接NMOS晶体管一TN1的漏极并作为反相器一Inv1的输出端。NMOS晶体管一TN1的源极接地。

图1所示的RC箝位电路耦接在电源电压VCC与地之间。作为一种替换，其也可耦接在两个不同电位的电源电压之间，用于实现电源系统的ESD防护。

图1所示的RC箝位电路实现ESD防护的工作原理如下：

其一，当ESD事件未发生时，例如正常上电事件发生时，电容C有足够的时间充电，因此节点P0的电压与电源电压VCC实质相同。在反相器一Inv1中，PMOS晶体管一TP1关断，NMOS晶体管一TN1开启，反相器一Inv1的输出端电压为零。在反相器二Inv2中，PMOS晶体管二TP2开启，NMOS晶体管二TN2关断，反相器二Inv2的输出端电压为电源电压VCC。在反相器三Inv3中，PMOS晶体管三TP3关断，NMOS晶体管三TN3开启，反相器三Inv3的输出端(即节点P1)电压为零。由于箝位晶体管Tclamp的栅极电压为低电平，其保持关断。

其二，当ESD事件发生时，电源电压VCC突然升高，箝位晶体管Tclamp的漏极电压相对于源极电压快速升高。电容C响应不及，在很短的时间内节点P0的电压接近地。在反相器一Inv1中，PMOS晶体管一TP1开启，NMOS晶体管一TN1关断，反相器一Inv1的输出端电压为电源电压VCC。在反相器二Inv2中，PMOS晶体管二TP2关断，NMOS晶体管二TN2开启，反相器二Inv2的输出端电压为零。在反相器三Inv3中，PMOS晶体管三TP3开启，NMOS晶体管三TN3关断，反相器三Inv3的输出端(即节点P1)电压为电源电压VCC。由于箝位晶体管Tclamp的栅极电压为高电平，其开启并将漏极导通至源极。所述RC箝位电路开始通过箝位晶体管Tclamp放电，直至电源电压VCC恢复正常，箝位晶体管Tclamp重新关断。

公开号为CN1601746A、公开日为2005年3月30日的中国发明专利申请的说明书第2页第2段以及图2B公开了一种栅极耦合静电放电保护装置。申请公布号为CN103760444A、申请公布日为2014年4月30日的中国发明专利申请的说明书0004段以及图1至图2公开了一种ESD瞬态检测电路。申请公布号为CN103915828A、申请公布日为2014年7月9日的中国发明专利申请的说明书0004段至0005段以及图1公开了一种RC触发式ESD保护电路。申请公布号为CN104348148A、申请公布日为2015年2月11日的中国发明专利申请的说明书0004段至0005段以及图2公开了一种静电放电箝制电路。以上文献所公开的电路结构与工作原理均类似于本申请的图1，并且通常设计为不对外输出控制信号。

有些集成电路芯片包含有敏感电路单元，在图1所示的RC箝位电路实现ESD防护的作用时间内(通常为纳秒级别)，静电放电产生的瞬时电流还是会流经这些敏感电路单元，并可能造成敏感电路单元由于过流而损坏，最终可能影响整个芯片无法正常工作。

技术实现要素：

本申请所要解决的技术问题是提供一种ESD防护电路，能够在ESD防护的极短作用时间内对集成电路芯片中的敏感电路单元提供保护，确保这些敏感电路单元安全可靠。

为解决上述技术问题，本申请一种静电放电防护电路包括：在敏感电路单元的电源通道上设置第一开关器件，当静电放电事件未发生时闭合第一开关器件以使敏感电路单元正常供电，当静电放电事件发生时断开第一开关器件以使敏感电路单元的电源通道被断路；

和/或，设置驱动器件来控制敏感电路单元的电源通道上的原有开关器件，当静电放电事件未发生时驱动器件不影响原有开关器件以使敏感电路单元正常工作，当静电放电事件发生时驱动器件断开原有开关器件以使敏感电路单元的电源通道被断路；

和/或，在敏感电路单元与非敏感电路单元串联的电源通道上，设置与敏感电路单元相并联的第二开关器件，当静电放电事件未发生时断开第二开关器件以使敏感电路单元正常供电，当静电放电事件发生时闭合第二开关器件以使敏感电路单元在电源通道上被短路。

现有的ESD防护电路忽略了在ESD事件发生时对敏感电路单元的保护，本申请对此给出了解决方案，可以避免敏感电路单元由于过流而损坏，从而提高了整个集成电路芯片的可靠性，大幅提高了电路的抗ESD能力。本申请的ESD防护电路在现有电路结构的基础上只需增加少量器件，从现有的RC箝位电路中采集节点P1的信号用来指示ESD事件是否发生，并以该信号对敏感电路单元的电源通道进行断路或短路，实现方式简便且成本较低。

附图说明

图1是一种现有的ESD防护电路的示意图。

图2是图1中的反相器的具体实现方式示意图。

图3至图8分别是本申请的ESD防护电路的实施例一至实施例六的电路示意图。

图9a至图9c是本申请的ESD防护电路的第一种实现方式的不同结构示意图。

图10a至图10c是本申请的ESD防护电路的第二种实现方式的不同结构示意图。

图11a至图11d是本申请的ESD防护电路的第三种实现方式的不同结构示意图。

图中附图标记说明：VCC为电源电压；R为电阻；C为电容；Tclamp为箝位晶体管；Invx为反相器(x为自然数)；TNx为NMOS晶体管(x为自然数)；TPx为PMOS晶体管(x为自然数)；Blockx为电路单元(x为自然数)。

具体实施方式

请参阅图3，这是本申请的ESD防护电路的实施例一。图3由点划线分为左右两部分，左侧电路是在现有的RC箝位电路的基础上增加了NMOS晶体管五TN5，是新增电路。右侧电路是在敏感电路单元的电源通道上设置有开关器件，是原有电路。例如，敏感电路单元是电路单元一Block1，需要在ESD防护的作用时间内得到保护；开关器件是NMOS晶体管六TN6。电路单元一Block1的电源端连接电源电压VCC，电路单元一Block1的接地端连接NMOS晶体管六TN6的漏极，NMOS晶体管六TN6的源极接地。

所述RC箝位电路包括一条RC串联支路、一条反相器支路和一个箝位晶体管Tclamp。所述RC串联支路是在电源电压VCC与地之间、或者是在两个不同电位的电源电压之间串联的电阻R与电容C，该RC串联支路的时间常数通常被设置为微秒级别。所述RC串联支路在电阻R与电容C之间的连接点称为节点P0。所述反相器支路由奇数个(当箝位晶体管Tclamp是NMOS晶体管时)或偶数个(当箝位晶体管Tclamp是PMOS晶体管时)级联的反相器组成，输入端连接节点P0，输出端连接箝位晶体管Tclamp的栅极。所述箝位晶体管Tclamp是NMOS晶体管或PMOS晶体管，栅极称为节点P1，漏极与源极分别连接电源电压VCC和地、或者分别连接高、低电位的两个电源电压。

图3所示的ESD防护电路的实施例一中，所述节点P1还连接NMOS晶体管五TN5的栅极，NMOS晶体管五TN5的漏极称为节点P2且连接NMOS晶体管六TN6的栅极，NMOS晶体管五TN5的源极接地。NMOS晶体管六TN6的栅极可能还具有其他控制连接线，图3未绘出。

本申请的ESD防护电路的实施例一实现ESD防护的工作原理如下：

其一，当ESD事件未发生时，例如正常上电事件发生时，节点P1为低电平，NMOS晶体管五TN5关断，对NMOS晶体管六TN6的栅极电压无任何影响。此时NMOS晶体管六TN6的开启状态由其他控制连接线决定。

其二，当ESD事件发生时，电源电压VCC在极短作用时间(通常为纳秒级别，例如为几百纳秒)内的电压由高逐渐降低，此时节点P1为高电平，NMOS晶体管五TN5开启并将节点P2的电压强制拉低为低电平。NMOS晶体管六TN6关断，从而将电路单元一Block1的电源电压VCC到地的通路切断，此时ESD事件产生的电流不会经过敏感的电路单元一Block1，从而实现了对敏感电路单元的保护。

请参阅图4，这是本申请的ESD防护电路的实施例二。图4也由点划线分为左右两部分，左侧电路是在现有的RC箝位电路的基础上增加了反相器四Inv4与PMOS晶体管五TP5，是新增电路。右侧电路是在敏感电路单元的电源通道上设置有开关器件，是原有电路。例如，敏感电路单元是电路单元一Block1，需要在ESD防护的作用时间内得到保护；开关器件是PMOS晶体管六TP6。PMOS晶体管六TP6的源极连接电源电压VCC，漏极连接电路单元一Block1的电源端，电路单元一Block1的接地端接地。

所述RC箝位电路包括一条RC串联支路、一条反相器支路和一个箝位晶体管Tclamp。所述RC串联支路是在电源电压VCC与地之间、或者是在两个不同电位的电源电压之间串联的电阻R与电容C，该RC串联支路的时间常数通常被设置为微秒级别。所述RC串联支路在电阻R与电容C之间的连接点称为节点P0。所述反相器支路由奇数个(当箝位晶体管Tclamp是NMOS晶体管时)或偶数个(当箝位晶体管Tclamp是PMOS晶体管时)级联的反相器组成，输入端连接节点P0，输出端连接箝位晶体管Tclamp的栅极。所述箝位晶体管Tclamp是NMOS晶体管或PMOS晶体管，栅极称为节点P1，漏极与源极分别连接电源电压VCC和地、或者分别连接高、低电位的两个电源电压。

图4所示的ESD防护电路的实施例二中，所述节点P1还连接反相器四Inv4的输入端，反相器四Inv4的输出端即节点P2连接PMOS晶体管五TP5的栅极，PMOS晶体管五TP5的源极连接电源电压VCC，PMOS晶体管五TP5的漏极称为节点P3且连接PMOS晶体管六TP6的栅极。PMOS晶体管六TP6的栅极可能还具有其他控制连接线，图4未绘出。

本申请的ESD防护电路的实施例二实现ESD防护的工作原理如下：

其一，当ESD事件未发生时，例如正常上电事件发生时，节点P1为低电平，节点P2为高电平，PMOS晶体管五TP5关断，对PMOS晶体管六TP6的栅极电压无任何影响。此时PMOS晶体管六TP6的开启状态由其他控制连接线决定。

其二，当ESD事件发生时，电源电压VCC在极短作用时间(通常为纳秒级别，例如为几百纳秒)内的电压由高逐渐降低，此时节点P1为高电平，节点P2为低电平，PMOS晶体管五TP5开启并将节点P3的电压强制拉高为高电平。PMOS晶体管六TP6关断，从而将电路单元一Block1的电源电压VCC到地的通路切断，此时ESD事件产生的电流不会经过敏感的电路单元一Block1，从而实现了对敏感电路单元的保护。

请参阅图5，这是本申请的ESD防护电路的实施例三。图5也由点划线分为左右两部分，左侧电路是在现有的RC箝位电路的基础上增加了反相器五Inv5和NMOS晶体管七TN7，是新增电路。右侧电路是一个敏感电路单元，是原有电路。例如，敏感电路单元是电路单元一Block1，需要在ESD防护的作用时间内得到保护。电路单元一Block1的电源端连接电源电压VCC。

所述RC箝位电路包括一条RC串联支路、一条反相器支路和一个箝位晶体管Tclamp。所述RC串联支路是在电源电压VCC与地之间、或者是在两个不同电位的电源电压之间串联的电阻R与电容C，该RC串联支路的时间常数通常被设置为微秒级别。所述RC串联支路在电阻R与电容C之间的连接点称为节点P0。所述反相器支路由奇数个(当箝位晶体管Tclamp是NMOS晶体管时)或偶数个(当箝位晶体管Tclamp是PMOS晶体管时)级联的反相器组成，输入端连接节点P0，输出端连接箝位晶体管Tclamp的栅极。所述箝位晶体管Tclamp是NMOS晶体管或PMOS晶体管，栅极称为节点P1，漏极与源极分别连接电源电压VCC和地、或者分别连接高、低电位的两个电源电压。

图5所示的ESD防护电路的实施例三中，所述节点P1还连接反相器五Inv5的输入端，反相器五Inv5的输出端即节点P2连接NMOS晶体管七TN7的栅极，NMOS晶体管七TN7的漏极连接电路单元一Block1的接地端，NMOS晶体管七TN7的源极接地。

本申请的ESD防护电路的实施例三实现ESD防护的工作原理如下：

其一，当ESD事件未发生时，例如正常上电事件发生时，节点P1为低电平，节点P2为高电平，NMOS晶体管七TN7开启，电路单元一Block1得到正常供电因而可以正常工作。

其二，当ESD事件发生时，电源电压VCC在极短作用时间(通常为纳秒级别，例如为几百纳秒)内的电压由高逐渐降低，此时节点P1为高电平，节点P2为低电平，NMOS晶体管七TN7关断，从而将电路单元一Block1的电源电压VCC到地的通路切断，此时ESD事件产生的电流不会经过敏感的电路单元一Block1，从而实现了对敏感电路单元的保护。

请参阅图6，这是本申请的ESD防护电路的实施例四。图6也由点划线分为左右两部分，左侧电路是在现有的RC箝位电路的基础上增加了PMOS晶体管七TP7，是新增电路。右侧电路是一个敏感电路单元，是原有电路。例如，敏感电路单元是电路单元一Block1，需要在ESD防护的作用时间内得到保护。电路单元一Block1的接地端接地。

所述RC箝位电路包括一条RC串联支路、一条反相器支路和一个箝位晶体管Tclamp。所述RC串联支路是在电源电压VCC与地之间、或者是在两个不同电位的电源电压之间串联的电阻R与电容C，该RC串联支路的时间常数通常被设置为微秒级别。所述RC串联支路在电阻R与电容C之间的连接点称为节点P0。所述反相器支路由奇数个(当箝位晶体管Tclamp是NMOS晶体管时)或偶数个(当箝位晶体管Tclamp是PMOS晶体管时)级联的反相器组成，输入端连接节点P0，输出端连接箝位晶体管Tclamp的栅极。所述箝位晶体管Tclamp是NMOS晶体管或PMOS晶体管，栅极称为节点P1，漏极与源极分别连接电源电压VCC和地、或者分别连接高、低电位的两个电源电压。

图6所示的ESD防护电路的实施例四中，所述节点P1还连接PMOS晶体管七TP7的栅极，PMOS晶体管七TP7的源极连接电源电压VCC，PMOS晶体管七TP7的漏极连接电路单元一Block1的电源端。

本申请的ESD防护电路的实施例四实现ESD防护的工作原理如下：

其一，当ESD事件未发生时，例如正常上电事件发生时，节点P1为低电平，PMOS晶体管七TP7开启，电路单元一Block1得到正常供电因而可以正常工作。

其二，当ESD事件发生时，电源电压VCC在极短作用时间(通常为纳秒级别，例如为几百纳秒)内的电压由高逐渐降低，此时节点P1为高电平，PMOS晶体管七TP7关断，从而将电路单元一Block1的电源电压VCC到地的通路切断，此时ESD事件产生的电流不会经过敏感的电路单元一Block1，从而实现了对敏感电路单元的保护。

请参阅图7，这是本申请的ESD防护电路的实施例五。图7也由点划线分为左右两部分，左侧电路是在现有的RC箝位电路的基础上增加了NMOS晶体管八TN8，是新增电路。右侧电路是至少一个敏感电路单元与至少一个非敏感电路单元的串联，该串联支路的一端接电源电压VCC，另一端接地，是原有电路。例如，敏感电路单元是电路单元一Block1，需要在ESD防护的作用时间内得到保护。非敏感电路单元是电路单元二Block2，可以承受ESD事件产生的电流。

所述RC箝位电路包括一条RC串联支路、一条反相器支路和一个箝位晶体管Tclamp。所述RC串联支路是在电源电压VCC与地之间、或者是在两个不同电位的电源电压之间串联的电阻R与电容C，该RC串联支路的时间常数通常被设置为微秒级别。所述RC串联支路在电阻R与电容C之间的连接点称为节点P0。所述反相器支路由奇数个(当箝位晶体管Tclamp是NMOS晶体管时)或偶数个(当箝位晶体管Tclamp是PMOS晶体管时)级联的反相器组成，输入端连接节点P0，输出端连接箝位晶体管Tclamp的栅极。所述箝位晶体管Tclamp是NMOS晶体管或PMOS晶体管，栅极称为节点P1，漏极与源极分别连接电源电压VCC和地、或者分别连接高、低电位的两个电源电压。

图7所示的ESD防护电路的实施例五中，所述节点P1还连接NMOS晶体管八TN8的栅极，NMOS晶体管八TN8的漏极连接电路单元一Block1的电源端，NMOS晶体管八TN8的源极接地。

本申请的ESD防护电路的实施例八实现ESD防护的工作原理如下：

其一，当ESD事件未发生时，例如正常上电事件发生时，节点P1为低电平，NMOS晶体管八TN8关断。串联的电路单元一Block1与电路单元二Block2均能得到供电而正常工作。

其二，当ESD事件发生时，电源电压VCC在极短作用时间(通常为纳秒级别，例如为几百纳秒)内的电压由高逐渐降低，此时节点P1为高电平，NMOS晶体管八TN8开启并将漏极与源极短接。电源电压VCC经过不敏感的电路单元二Block2后通过开启的NMOS晶体管八TN8接地，而绕开了敏感的电路单元一Block1。因此ESD事件产生的电流不会经过敏感的电路单元一Block1，从而防止了这部分电路因电流过大而损坏。

请参阅图8，这是本申请的ESD防护电路的实施例六。图8也由点划线分为左右两部分，左侧电路是在现有的RC箝位电路的基础上增加了反相器六Inv6和PMOS晶体管八TP8，是新增电路。右侧电路是至少一个敏感电路单元与至少一个非敏感电路单元的串联，该串联支路的一端接电源电压VCC，另一端接地，是原有电路。例如，敏感电路单元是电路单元一Block1，需要在ESD防护的作用时间内得到保护。非敏感电路单元是电路单元二Block2，可以承受ESD事件产生的电流。

所述RC箝位电路包括一条RC串联支路、一条反相器支路和一个箝位晶体管Tclamp。所述RC串联支路是在电源电压VCC与地之间、或者是在两个不同电位的电源电压之间串联的电阻R与电容C，该RC串联支路的时间常数通常被设置为微秒级别。所述RC串联支路在电阻R与电容C之间的连接点称为节点P0。所述反相器支路由奇数个(当箝位晶体管Tclamp是NMOS晶体管时)或偶数个(当箝位晶体管Tclamp是PMOS晶体管时)级联的反相器组成，输入端连接节点P0，输出端连接箝位晶体管Tclamp的栅极。所述箝位晶体管Tclamp是NMOS晶体管或PMOS晶体管，栅极称为节点P1，漏极与源极分别连接电源电压VCC和地、或者分别连接高、低电位的两个电源电压。

图8所示的ESD防护电路的实施例六中，所述节点P1还连接反相器六Inv6的输入端，反相器六Inv6的输出端连接PMOS晶体管八TP8的栅极，PMOS晶体管八TP8的源极连接电源电压VCC，PMOS晶体管八TP8的漏极连接电路单元一Block1的接地端。

本申请的ESD防护电路的实施例八实现ESD防护的工作原理如下：

其一，当ESD事件未发生时，例如正常上电事件发生时，节点P1为低电平，反相器六Inv6输出高电平，PMOS晶体管八TP8关断。串联的电路单元一Block1与电路单元二Block2均能得到供电而正常工作。

其二，当ESD事件发生时，电源电压VCC在极短作用时间(通常为纳秒级别，例如为几百纳秒)内的电压由高逐渐降低，此时节点P1为高电平，反相器六Inv6输出低电平，PMOS晶体管八TP8开启并将漏极与源极短接。电源电压VCC经过开启的PMOS晶体管八TP8后，再通过不敏感的电路单元二Block2接地，而绕开了敏感的电路单元一Block1。因此ESD事件产生的电流不会经过敏感的电路单元一Block1，从而防止了这部分电路因电流过大而损坏。

以上各实施例可以随意组合，例如可以将图3所示的实施例一、图4所示的实施例二、图5所示的实施例三合并。

综合以上六个实施例，本申请的ESD防护电路主要采用以下三种方式对敏感电路单元在ESD事件发生时给予保护。

第一种方式是原有电路包含敏感电路单元。本申请的ESD防护电路就在敏感电路单元的电源通道上新增开关器件，当ESD事件发生时关闭该开关器件，从而使敏感电路单元的电源通道被断路，因而ESD电流无法进入敏感电路单元，例如图9a、图9b所示。作为一种变形，可以将多个敏感电路单元在电源通道上相串联，在该串联的电源通道上仅需设置一个开关器件，例如图9c所示。这种实现方式对应于图5所示的实施例三、图6所示的实施例四。

第一种方式是原有电路包含敏感电路单元，并且敏感电路单元的电源通道上包含原有开关器件。本申请的ESD防护电路就新增驱动器件来控制原有开关器件，当ESD事件发生时关闭原有开关器件，从而使敏感电路单元的电源通道被断路，因而ESD电流无法进入敏感电路单元，例如图10a、图10b所示。作为一种变形，可以将多个敏感电路单元在电源通道上相串联，在该串联的电源通道上仅需设置一个开关器件，例如图10c所示。这种实现方式对应于图3所示的实施例一、图4所示的实施例二。

第三种方式是原有电路包含敏感电路单元与非敏感电路单元，并且它们相互串联。本申请的ESD防护电路就在敏感电路单元与非敏感电路单元串联的电源通道上新增与敏感电路单元相并联的开关器件。当ESD事件发生时开启该开关器件，从而使敏感电路单元在电源通道上被短路，因而ESD电流无法进入敏感电路单元，例如图11a、图11b所示。作为一种变形，可以将一个或多个非敏感电路单元与一个或多个敏感电路单元在电源通道上相串联，至少需要设置一个开关器件与所有相串联的敏感电路单元在电源通道上进行并联，至多需要设置与敏感电路单元相同数量的开关器件分别与每一个敏感电路单元在电源通道上进行并联，例如图11c、图11d所示。这种实现方式对应于图7所示的实施例五、图8所示的实施例六。

现有的ESD防护电路忽略了在ESD事件发生时对敏感电路单元的保护，本申请对此给出了解决方案，可以避免敏感电路单元由于过流而损坏，从而提高了整个集成电路芯片的可靠性，大幅提高了电路的抗ESD能力。本申请的ESD防护电路在现有电路结构的基础上只需增加少量器件，实现方式简便且成本较低。

以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。