一种防止电流反灌的装置的制造方法
【技术领域】
[0001 ] 本发明涉及电力电子技术领域，尤其涉及一种防止电流反灌的装置。
【背景技术】
[0002]随着计算机、通信和集成电路等技术的发展，对开关电源的要求也越来越高，高功率密度、小尺寸和高效率是目前发展趋势。为了达到高转换效率这一目标，现有开关电源普遍采用同步整流技术，然而问题也随之产生。在开关电源中，当输入快速掉电时，输出端往输入端反灌能量，输出电感上产生持续累加的负向电流，此时同步整流管关断，电感上的反向电流由于没有续流回路，直接对场效应管M0S管的寄生电容进行充电，当反灌能量足够大的时候，M0S管会发生雪崩击穿而损坏。目前，很多开关电源利用输入欠压保护技术来解决这一问题，但是该方法响应速度慢，反灌持续时间较长导致电感反向电流大，从而损坏同步整流管。在开关电源中，电源的异常开关机，以及雷击、浪涌等都有可能造成开关电源输入快速掉电。
[0003]综上所述，存在的问题是开关电源输入欠压保护对于输入快速掉电响应慢，电感累积反向能量无泄放回路，从而损坏同步整流管。
【发明内容】
[0004]本发明的目的在于提供一种防止电流反灌的装置，解决开关电源输入欠压保护对于输入快速掉电响应慢，电感累积反向能量无泄放回路，从而损坏同步整流管的问题。
[0005]为了解决上述技术问题，本发明实施例提供的一种防止电流反灌的装置，其中，包括:与隔离电源电路的电源输入端连接的采样电路、与所述采样电路连接的比较电路、与所述比较电路连接的隔离电路以及与所述隔离电路连接的驱动电路；其中
[0006]所述采样电路，用于实时采样所述隔离电源电路的电源输入电压，并将采样得到的电压信号输出给所述比较电路，其中所述隔离电源电路具有多个同步整流M0S管；
[0007]所述比较电路，用于比较所述电压信号与预设参考电压，并根据比较结果输出一控制信号；
[0008]所述隔离电路，用于接收所述比较电路的控制信号，并传递给所述驱动电路；
[0009]所述驱动电路，用于根据所述控制信号控制所述隔离电源电路的所述多个同步整流M0S管的开通或者关断，所述驱动电路还连接于所述隔离电源电路。
[0010]进一步的，所述采样电路包括:
[0011]第一电阻R2、第二电阻R3及第一电容C2 ;
[0012]其中，所述第二电阻R3的一端连接于所述隔离电源电路的输入端，所述第一电阻R2的一端与所述第一电容C2的一端连接，所述第二电阻R3的另一端连接于所述第一电阻R2的一端，且所述第二电阻R3的另一端还连接于所述采样电路的一个输入端；
[0013]所述第一电阻R2的另一端与所述第一电容C2的另一端接地连接。
[0014]进一步的，所述比较电路包括:具有正输入端、负输入端以及输出端的比较器D1，所述第二电阻R3的另一端连接于所述比较器D1的负输入端，所述预设参考电压输入所述比较器D1的正输入端，所述比较器D1的输出端连接于所述隔离电路，输出一所述控制信号。
[0015]进一步的，所述隔离电路包括:具有第一原边和第一副边的光耦合器、与所述光耦合器的第一原边连接的第一原边电路和与所述光耦合器的第一副边连接的第一副边电路；
[0016]其中所述第一原边电路包括:第三电阻R4、第一二极管VD1、第四电阻R5、第二电容C3、第一 M0S晶体管VT9、第五电阻R6及第六电阻R7 ；
[0017]其中，所述第三电阻R4的一端与所述比较器D1的输出端连接，所述第三电阻R4的另一端与所述第一二极管VD1的输入端连接；
[0018]所述第四电阻R5的一端和所述第二电容C3的一端连接，所述第一二极管VD1的输出端连接于所述第四电阻R5的一端，所述第四电阻R5的另一端与所述第二电容C3的另一端接地连接；
[0019]所述第四电阻R5的一端还连接于所述第一 M0S晶体管VT9的栅极；
[0020]所述第一 M0S晶体管VT9的源极接地连接于所述第二电容C3的另一端；
[0021]所述第一 M0S晶体管VT9的漏极连接于所述光耦合器的第一原边的输出端；
[0022]所述第五电阻R6的一端与第六电阻R7的一端连接，且所述第五电阻R6的一端还连接于内部电源电压VCC，所述第五电阻R6的另一端与第六电阻R7的另一端连接，且所述第五电阻R6的另一端还连接于所述光稱合器的第一原边的输入端；
[0023]其中所述第一副边电路包括:第七电阻R8、第八电阻R9、第九电阻R10、第三电容C4、第一三极管VT10、第四电容C5、第十电阻R11 ；
[0024]其中，所述第七电阻R8的一端接电源电压VDD，所述第七电阻R8的另一端与所述光稱合器的第一副边的输入端连接；
[0025]所述第八电阻R9的一端连接于所述光耦合器的第一副边的输出端；
[0026]所述第三电容C4的一端也连接于所述光稱合器的第一副边的输出端；
[0027]所述第八电阻R9的另一端与所述第九电阻R10的一端连接，所述第九电阻R10的另一端与所述第三电容C4的另一端接地连接；
[0028]所述第八电阻R9的另一端还连接于所述第一三极管VT10的基极，所述第一三极管VT10的发射极接地连接；
[0029]所述第四电容C5和所述第十电阻R11并联于所述第一三极管VT10的集电极与地之间，所述第四电容C5的一端与所述第十电阻R11的一端连接，所述第一三极管VT10的集电极连接于所述第四电容C5的一端，所述第四电容C5的另一端和所述第十电阻R11的另一端接地连接；
[0030]所述第一三极管VT10的集电极还连接于所述驱动器电路的控制信号输入端。
[0031]进一步的，所述光耦合器的所述第一原边为发光二极管及所述光耦合器的所述第一副边为光敏三极管。
[0032]进一步的，所述驱动电路包括:具有控制信号输入端及驱动信号输出端的驱动器D3，其中所述驱动信号输出端连接于所述隔离电源电路，所述驱动信号输出端包括:第一驱动端DRIVE 1及第二驱动端DRIVE2。
[0033]进一步的，所述隔离电源电路包括:具有第二原边和第二副边的变压器；
[0034]与所述第二原边连接的第二原边电路，且所述第二原边电路的所述电源输入端连接于所述采样电路；
[0035]与所述第二副边连接的第二副边电路，且所述第二副边电路的同步整流M0S管的栅极，与所述驱动器的所述驱动信号输出端相连接。
[0036]进一步的，所述第二原边电路包括:第二 M0S晶体管VT21、第三M0S晶体管VT22、第四M0S晶体管VT23及第五M0S晶体管VT24 ；
[0037]其中所述第二 M0S晶体管VT21、所述第三M0S晶体管VT22、所述第四M0S晶体管VT23及所述第五M0S晶体管VT24构成全桥拓扑结构，所述第二 M0S晶体管VT21的栅极和所述第五M0S晶体管VT24的栅极，均与外界的驱动芯片的一端子连接；所述第三M0S晶体管VT22的栅极和所述第四M0S晶体管VT23的栅极，均与外界的驱动芯片的另一端子连接；
[0038]所述第二 M0S晶体管VT21的漏极连接于所述电源输入电压的正极；
[0039]所述第二 M0S晶体管VT21的源极连接于所述第四M0S晶体管VT23的漏极；
[0040]所述第四M0S晶体管VT23的漏极还连接于第一变压器T21的第二原边的一端；
[0041]所述第四M0S晶体管VT23的源极连接于所述电源输入电压的负极；
[0042]所述第四M0S晶体管VT23的源极还连接于所述第五M0S晶体管VT24的源极上；
[0043]所述第五M0S晶体管VT24的漏极连接于所述第一变压器T21的第二原边的另一端;
[0044]所述第五M0S晶体管VT24的漏极还连接于所述第三M0S晶体管VT22的源极；
[0045]所述第三M0S晶体管VT22的漏极连接于所述第二 M0S晶体管VT21的漏极；
[0046]所述第二副边电路包括:
[0047]第六M0S晶体管VT25、第七M0S晶体管VT26、第八M0S晶体管VT27、第九M0S晶体管VT28、第i^一电阻R21、第一电感L21及第五电容C21 ；
[0048]其中所述第六M0S晶体管VT25、所述第七M0S晶体管VT26、所述第八M0S晶体管VT27及所述第九M0S晶体管VT28构成全桥拓扑结构，所述第六M0S晶体管VT25的栅极和所述第九M0S晶体管VT28的栅极与所述驱动器的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；所述第八M0S晶体管VT27的栅极及所述第七M0S晶体管VT26的栅极与所述驱动器的另一驱动信号输出端连接；
[0049]所述第七M0S晶体管VT26的漏极连接于所述第六M0S晶体管VT25的源极上；
[0050]所述第六M0S晶体管VT25的漏极连接于所述第八M0S晶体管VT27的漏极，所述第八M0S晶体管VT27的漏极还连接于所述第一电感L21的一端上；
[0051]所述第一电感L21的另一端连接于所述第五电容C21的一端,所述第五电容C21与所述第十一电阻R21并联，所述第五电容C21的一端与所述第十一电阻R21的一端连接，所述第十一电阻R21的另一端与所述第五电容C21的另一端连接，且所述第五电容C21的另一端还连接于所述第九M0S晶体管VT28的源极上，所述第十一电阻R21的两端输出电压；
[0052]所述第九M0S晶体管VT28的漏极连接于所述第八M0S晶体管VT27的源极；
[0053]所述第九M0S晶体管VT28的漏极还连接于所述第一变压器T21的第二副边的一端；所述第九M0S晶体管VT28的源极连接于所述第七M0S晶体管VT26的源极上；
[0054]所述第七M0S晶体管VT26的漏极还连接于所述第一变压器T21的第二副边的另一端。
[0055]进一步的，所述第二原边电路包括:第十M0S晶体管VT31、第i^一 M0S晶体管VT32、第六电容C31及第七电容C32 ；
[0056]其中所述第十M0S晶体管VT31、所述第i^一 M0S晶体管VT32、所述第六电容C31及所述第七电容C32构成半桥拓扑结构，所述第十M0S晶体管VT31的栅极与外界的驱动芯片的一端子连接，所述第十一 M0S晶体管VT32的栅极与外界的驱动芯片的另一端子连接；
[0057]所述第六电容C31 —端和所述第七电容C32的一端连接，且所述第六电容C31 —端还连接于第二变压器T31的第二原边的一端，所述第六电容C31的另一端连接于所述电源输入电压的正极，所述第七电容C32的另一端连接于所述电源输入电压的负极；
[0058]所述第十M0S晶体管VT31的漏极连接于所述第六电容C31 —端，所述第十M0S晶体管VT31的源极连接于所述第i^一 M0S晶体管VT32的漏极，所述第i^一 M0S晶体管VT32的漏极还连接于所述第