阻R2、第二电阻R3及第一电容C2 ;
[0121]其中，所述第二电阻R3的一端连接于所述隔离电源电路5的输入端，所述第一电阻R2的一端与所述第一电容C2的一端连接，所述第二电阻R3的另一端连接于所述第一电阻R2的一端，且所述第二电阻R3的另一端还连接于所述采样电路1的一个输入端。
[0122]所述第一电阻R2的另一端与所述第一电容C2的另一端接地连接。
[0123]如图2所示，本发明实施例的所述的防止电流反灌的装置中，所述比较电路2包括:具有正输入端、负输入端以及输出端的比较器D1，所述第二电阻R3的另一端连接于所述比较器D1的负输入端，所述预设参考电压输入所述比较器D1的正输入端，所述比较器D1的输出端连接于所述隔离电路3，输出一所述控制信号。
[0124]如图2所示，本发明实施例的防止电流反灌的装置中，所述隔离电路3包括:具有第一原边和第一副边的光稱合器、与所述光稱合器的第一原边连接的第一原边电路和与所述光稱合器的第一副边连接的第一副边电路；
[0125]其中上述光耦合器可以是所述第一原边为发光二极管及所述光耦合器的所述第一副边为光敏三极管；也可以是所述第一原边为发光二极管及所述光耦合器的所述第一副边为光敏二极管，当然以上仅仅是举例说明，任何可以实现任何可以实现将控制信号从隔离电路3的原边传递到副边的器件，均属于本发明的保护范围，在此不一一举例。本发明实施例优选的所述光耦合器的所述第一原边为发光二极管及所述光耦合器的所述第一副边为光敏三极管。
[0126]其中所述第一原边电路包括:第三电阻R4、第一二极管VD1、第四电阻R5、第二电容C3、第一 M0S晶体管VT9、第五电阻R6及第六电阻R7 ；
[0127]其中，所述第三电阻R4的一端与所述比较器D1的输出端连接，所述第三电阻R4的另一端与所述第一二极管VD1的输入端连接；
[0128]所述第四电阻R5的一端和所述第二电容C3的一端连接，所述第一二极管VD1的输出端连接于所述第四电阻R5的一端，所述第四电阻R5的另一端与所述第二电容C3的另一端接地连接；
[0129]所述第四电阻R5的一端还连接于所述第一 M0S晶体管VT9的栅极；
[0130]所述第一 M0S晶体管VT9的源极接地连接于所述第二电容C3的另一端；
[0131]所述第一 M0S晶体管VT9的漏极连接于所述光耦合器的第一原边的输出端；
[0132]所述第五电阻R6的一端与第六电阻R7的一端连接，且所述第五电阻R6的一端还连接于内部电源电压VCC，所述第五电阻R6的另一端与第六电阻R7的另一端连接，且所述第五电阻R6的另一端还连接于所述光稱合器的第一原边的输入端；
[0133]其中所述第一副边电路包括:第七电阻R8、第八电阻R9、第九电阻R10、第三电容C4、第一三极管VT10、第四电容C5、第十电阻R11 ；
[0134]其中，所述第七电阻R8的一端接电源电压VDD，所述第七电阻R8的另一端与所述光稱合器的第一副边的输入端连接；
[0135]所述第八电阻R9的一端连接于所述光耦合器的第一副边的输出端；
[0136]所述第三电容C4的一端也连接于所述光f禹合器的第一副边的输出端；
[0137]所述第八电阻R9的另一端与所述第九电阻R10的一端连接，所述第九电阻R10的另一端与所述第三电容C4的另一端接地连接；
[0138]所述第八电阻R9的另一端还连接于所述第一三极管VT10的基极，所述第一三极管VT10的发射极接地连接；
[0139]所述第四电容C5和所述第十电阻R11并联于所述第一三极管VT10的集电极与地之间，所述第四电容C5的一端与所述第十电阻R11的一端连接，所述第一三极管VT10的集电极连接于所述第四电容C5的一端，所述第四电容C5的另一端和所述第十电阻R11的另一端接地连接；
[0140]所述第一三极管VT10的集电极还连接于所述驱动器电路的的控制信号输入端；
[0141]其中上述驱动器D3输出的驱动信号输出端连接于所述隔离电源电路5，并通过至少一路驱动信号输出端输出驱动信号，其中所述驱动器可以具有多路驱动信号输出端中每一个驱动信号输出端都可以控制所需要驱动的电路，例如图2所示，所述驱动信号输出端包括第一驱动端与第二驱动端，所述隔离电源电路5的副边上是四个M0S晶体管，且所述四个M0S晶体管分为两组导通，则将其中一组M0S晶体管，与第一驱动端或者第二驱动端中任一驱动信号输出端连接；另一组M0S晶体管，与剩余的另一驱动信号输出端连接，完成驱动控制的电路连接。
[0142]如图2所示，本发明实施例的防止电流反灌的装置中，所述驱动电路4包括:具有控制信号输入端及驱动信号输出端的驱动器D3，其中所述驱动信号输出端连接于所述隔离电源电路5，所述驱动信号输出端包括:第一驱动端DRIVE1及第二驱动端DRIVE2。
[0143]本发明实施例的所述的防止电流反灌的装置中，所述隔离电源电路5包括:具有第二原边和第二副边的变压器；
[0144]与所述第二原边连接的第二原边电路，且所述第二原边电路的所述电源输入端连接于所述采样电路1 ;
[0145]与所述第二副边连接的第二副边电路，且所述第二副边电路的同步整流的多个M0S管电路的栅极，与所述驱动器的所述驱动信号输出端相连接。
[0146]如图2所示，本发明的第一实施例的防止电流反灌的装置中，所述第二原边电路包括:所述第二原边电路包括:第二 M0S晶体管VT21、第三M0S晶体管VT22、第四M0S晶体管VT23及第五M0S晶体管VT24 ；
[0147]其中所述第二 M0S晶体管VT21、所述第三M0S晶体管VT22、所述第四M0S晶体管VT23及所述第五M0S晶体管VT24构成全桥拓扑结构，所述第二 M0S晶体管VT21的栅极和所述第五M0S晶体管VT24的栅极，均与外界的驱动芯片的一端子连接；所述第三M0S晶体管VT22的栅极和所述第四M0S晶体管VT23的栅极，均与外界的驱动芯片的另一端子连接；
[0148]所述第二 M0S晶体管VT21的漏极连接于所述电源输入电压的正极；
[0149]所述第二 M0S晶体管VT21的源极连接于所述第四M0S晶体管VT23的漏极；
[0150]所述第四M0S晶体管VT23的漏极还连接于第一变压器T21的第二原边的一端；
[0151]所述第四M0S晶体管VT23的源极连接于所述电源输入电压的负极；
[0152]所述第四M0S晶体管VT23的源极还连接于所述第五M0S晶体管VT24的源极上；
[0153]所述第五M0S晶体管VT24的漏极连接于所述第一变压器T21的第二原边的另一端;
[0154]所述第五M0S晶体管VT24的漏极还连接于所述第三M0S晶体管VT22的源极；
[0155]所述第三M0S晶体管VT22的漏极连接于所述第二 M0S晶体管VT21的漏极；
[0156]所述第二副边电路包括:
[0157]第六M0S晶体管VT25、第七M0S晶体管VT26、第八M0S晶体管VT27、第九M0S晶体管VT28、第i^一电阻R21、第一电感L21及第五电容C21 ；
[0158]其中所述第六M0S晶体管VT25、所述第七M0S晶体管VT26、所述第八M0S晶体管VT27及所述第九M0S晶体管VT28构成全桥拓扑结构，所述第六M0S晶体管VT25的栅极和所述第九M0S晶体管VT28的栅极与所述驱动器的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；所述第八M0S晶体管VT27的栅极及所述第七M0S晶体管VT26的栅极与所述驱动器的另一驱动信号输出端连接；
[0159]所述第七M0S晶体管VT26的漏极连接于所述第六M0S晶体管VT25的源极上；
[0160]所述第六M0S晶体管VT25的漏极连接于所述第八M0S晶体管VT27的漏极，所述第八M0S晶体管VT27的漏极还连接于所述第一电感L21的一端上；
[0161]所述第一电感L21的另一端连接于所述第五电容C21的一端,所述第五电容C21与所述第十一电阻R21并联，所述第五电容C21的一端与所述第十一电阻R21的一端连接，所述第十一电阻R21的另一端与所述第五电容C21的另一端连接，且所述第五电容C21的另一端还连接于所述第九MOS晶体管VT28的源极上，所述第十一电阻R21的两端输出电压；
[0162]所述第九M0S晶体管VT28的漏极连接于所述第八M0S晶体管VT27的源极；
[0163]所述第九M0S晶体管VT28的漏极还连接于所述第一变压器T21的第二副边的一端；所述第九M0S晶体管VT28的源极连接于所述第七M0S晶体管VT26的源极上；
[0164]所述第七M0S晶体管VT26的漏极还连接于所述第一变压器T21的第二副边的另一端。
[0165]图2的电路是将图1所述本发明输入快速掉电下的防反灌电路，应用于原边全桥拓扑结构副边全桥同步整流的隔离电源中，包括同步整流管(第六M0S晶体管VT25、第七M0S晶体管VT26、第八M0S晶体管VT27及第九M0S晶体管VT28)、第i^一电阻R21、第一电感L21及第五电容C21以及防反灌电路。
[0166]具体工作原理为以图2为例对本发明优先实施例的电路工作原理进行详细描述:
[0167]当输入电压Vin掉电时，尤其是带大容性负载，负载输出空载条件下，控制芯片占空比没办法张开来补偿下跌的电压，或者占空比已经达到芯片的最大占空比，此时输出电感两端的电压在M0S管续流阶段产生的负向电流(图2中箭头所示)，在原边开通情况下也没办法励磁到正向电流，从而导致下一个续流阶段时，电感上的负向电流值增加，同时随着输入电压下降得更多，这种情况会更加恶劣，累加下去，电感上的负向电流会越来越大。为了抑制这种情况，本实施例中实时采样电路1通过第一电阻R2和第二电阻R3分压采集输入电压Vin，当低于预设参考电压Vref时，运算放大器D1动作，输出高电平信号FS，该信号通过第三电阻R4和第一二极管VD1后输入到第一 M0S晶体管VT9的栅极，则第一 M0S晶体管VT9导通，从而隔离光耦器D2导通，输出高电平信号SHUT至第一三极管VT10的基极，第一三极管VT10导通，拉低驱动器D3的使能端信号ENABLE，导致该驱动输出至副边的驱动信号第一驱动端DRIVE1和第二驱动端DRIVE2被关断，副边同步整流M0S管的第六M0S晶体管VT25、第七M0S晶体管VT26、第八M0S晶体管VT27、第九M0S晶体管VT28关断，驱动信号的第一驱动端DRIVE1或者第二驱动端DRIVE2端子择一驱动信号输出端与整流M0S管的第六M0S晶体管VT25和第九M0S晶体管VT28连接，另一驱动信号输出端与第七M0S晶体管VT26和第八M0S晶体管VT27连接。由于关断设定的点是在电感不产生附加的负向电流或负向电流较小时就关断同步整流M0S管，此时电感上较小的反向电流能量弱，不至于导致同步整流M0S管应力超标，从而达到了在输入掉电情