专利名称：一种误码图案生成电路及使用该电路的译码电路的制作方法
技术领域：
本发明涉及数字通讯领域，尤其涉及FEC(前向纠错)技术的集成电路芯片设计，具体地说，涉及一种可减小FEC纠错编码芯片设计面积的误码图案生成电路及使用该电路的译码电路。
RS(255，239)是G.975规定的标准FEC纠错编码方式。
图1是RS(255，239)纠错编码芯片设计框图。如图所示，纠错编码芯片包括编码模块1、伴随式计算模块2、迭代运算模块3、求误码位置模块4、误码图案生成模块5、FIFO(先入先出)缓冲器6和运算器7；待编码输入编码模块1，已编码输出编码模块1；待译码输入FIFO缓冲器6，同时输入伴随式计算模块2，经伴随式计算模块2、迭代运算模块3、求误码位置模块4顺序处理后输出表示FEC帧中发生误码的符号位置的error_add(误码位置图案)；伴随式计算模块2、迭代运算模块3、求误码位置模块4顺序相连共同构成误码图案生成模块5的上游电路；符号to_decode表示经由FIFO缓冲器6延时输出的待译码；误码位置图案error_add输入误码图案生成模块5，经误码图案生成模块5处理后输出FEC帧的误码图案error_ptn，待译码to_decode和FEC帧的误码图案error_ptn经运算器7运算获得已译码，完成FEC的译码纠错功能。
在现有技术中误码图案生成模块5有两种常用解决方案，如图2所示是误码图案生成模块5的实现方案一的设计框图。该技术方案包括结构完全相同的上下两支对称电路，两支对称电路分别包括错误值计算模块55和255*8的存储器53；该发明方案利用开关51轮流选择上支路和下支路，将误码位置图案error_add输入所选择的支路，还利用开关52将开关51所选择支路产生的误码图案error_ptn输出，完成错误图样的计算、输出。
该方案简单可靠，容易设计和调试，其特点在于RS(255，239)译码过程中，误码图案生成模块5的上游电路的最大处理延时大于255个时钟周期，即大于一个FEC帧长，而小于两个FEC帧长。用两个对称电路轮流工作很好地利用了这一点。在对错误值的存储、输出设计上，该方案采用255*8的存储器来存储一个FEC帧的错误图样，然后顺序输出，与待译码运算，完成纠错译码。
如图3所示是误码图案生成模块5的实现方案二的设计框图。该技术方案同样包括结构完全相同的上下两支对称电路，两支对称电路分别包括错误值计算模块55和8*8的存储器54，以及地址寄存器56、计数器57和比较器58；该发明方案利用开关51轮流选择上支路和下支路，将误码位置图案error_add输入所选择的支路，还利用开关52将开关51所选择支路产生的误码图案error_ptn输出，完成错误图样的计算、输出。
该技术方案是对前述技术方案的一个改进。它的改进点在于误码的存储、输出采用8*8的存储器54来存储一个FEC的最大8个误码。译码电路是流水作业，没有误码时，错误地址是没有的，我们定义误码位置是1-255，如果误码位置为零，则表示没有误码，这一帧的数据(255个字节)的误码图案可以不进行计算，直接等下一帧就可以了。当计算出误码时，将误码值顺序写入8个存储单元。没有发生错误的字节的误码值为0，由几个误码(最大是8个字节)和0构成长度为255的误码图案error_ptn。在误码位置图案error_add传给错误值计算模块55的同时，地址寄存器56也获得了错误地址。地址寄存器56和计数器57分别同时与比较器58相连，当error_ptn输出时，计数器工作，当计数器的值和地址寄存器的值相等时，比较器58输出一个脉冲将8*8的存储器54里的错误值顺序读出，形成error_ptn误码图案。
面积尽量小是集成电路芯片设计的原则，上述误码图案生成模块的实现方案二虽然有效地改进了误码图案生成模块的实现方案一，使RS(255，239)纠错编码芯片的面积减小，但是其芯片面积仍然太大，占用资源仍然太多，而且如果该设计采用FPGA实现，面积还将至少增加50％，并因为逻辑单元数目的增加而增加成本。
发明内容
本发明的目的在于进一步减小FEC纠错编码芯片的面积，降低设计和生产成本，提出一种误码图案生成电路及使用该电路的译码电路。
为实现上述目的，本发明提出一种误码图案生成电路，用于根据输入的误码位置图案计算并生成误码图案，它包括错误值计算模块、切换开关、存储与输出电路；所述存储与输出电路包括结构完全相同的上下两支对称电路及可选择连接于上支路或下支路的开关；所述上下两支对称电路分别包括存储器组；其特征是误码位置图案直接顺序输入所述错误值计算模块，所述错误值计算模块计算输出的值通过所述切换开关被顺序写入所述上支对称电路或下支对称电路中的存储器组，所述存储器组中的数据通过所述开关顺序输出构成误码图案。
一种使用上述误码图案生成电路的译码电路，包括伴随式计算模块、迭代运算模块、求误码位置模块、误码图案生成模块、先入先出缓冲器和运算器；待译码输入所述伴随式计算模块，经所述伴随式计算模块、所述迭代运算模块、所述求误码位置模块顺序处理后输出表示示前向纠错帧中发生误码的符号位置的误码位置图案；所述误码图案生成模块将所述误码位置图案处理后生成误码图案；经所述先入先出缓冲器延时输出的待译码和所述误码图案经所述运算器运算获得已译码；所述误码图案生成模块包括错误值计算模块、切换开关、存储与输出电路；所述存储与输出电路包括结构完全相同的上下两支对称电路及可选择连接于上支路或下支路的开关；所述上下两支对称电路分别包括存储器组；其特征是所述误码位置图案直接顺序输入所述错误值计算模块，所述错误值计算模块计算输出的值通过所述切换开关被顺序写入所述上支对称电路或下支对称电路中的存储器组，所述存储器组中的数据通过所述开关顺序输出构成误码图案，供后续电路生成译码结果。
本发明将误码位置图案直接顺序输入同一个错误值计算模块进行计算，而不是通过切换开关分别送到两个错误值计算模块，充分利用了错误值计算模块的处理能力，在对上游业务一点都不影响的情况下，最大限度地节省了资源。因为该模块的处理速度可以满足实际需求，所以该模块的共用不会导致任何负面的影响。
图2是现有技术中误码图案生成模块的实现方案一的设计框图。
图3是现有技术中误码图案生成模块的实现方案二的设计框图。
图4是本发明误码图案生成模块的设计框图。
本实施例是对原有技术方案二的一个重要改进，注意到错误值计算模块55的处理速度很快，根本用不了一个FEC帧长的时间，不会由于这个模块的共用而引起数据阻塞，因此本实施例只使用一个错误值计算模块55，再将方案二中的存储、输出部分进行复制，形成上下两支电路。
如图4所示的是本实施例误码图案生成模块5的设计框图，包括错误值计算模块55，双路开关501和开关52，还包括结构完全相同的上下两支对称电路，两支对称电路分别包括8*8的存储器54，地址寄存器56、计数器57和比较器58。
假设双路开关501连接于上支路，误码位置图案error_add输入错误值计算模块55计算，经过计算得出错误值后，通过双路开关501其中的一路，将错误值顺序写入8*8的存储器54的8个存储单元。误码位置图案error_add经过双路开关501的另一路直接输入地址寄存器56。地址寄存器56和计数器57的值输入比较器58，比较器58输出顺序读出脉冲给8*8的存储器54。在错误值计算模块55的输出顺序写入8*8的存储器54的同时，计数器57开始计数，当计数器57的值和地址寄存器56的值相等时，比较器58输出顺序读出脉冲将8*8的存储器54里的错误值通过开关52顺序读出，形成误码图案error_ptn。单路开关52在误码图案输出以后发生翻转(由上到下)。
如果双路开关501连接于下支路，工作过程也相同。
本实施例中8*8的存储器54也可以改用其它容量的存储器。
本实施例将误码位置图案error_add输入同一个错误值计算模块55进行计算，使得误码图案生成模块5中只有一个错误值计算模块55，充分利用了错误值计算模块55的处理能力，最大限度地节省了资源。同时，本实施例采用上、下支路中8*8的存储器54来分别存储一个FEC的最大8个误码，当计数器的值和地址寄存器的值相等时，将8*8的存储器54里的误码图案error_ptn通过开关52顺序读出，充分利用了误码图案生成模块5的上游电路的延时。
本实施例比现有技术中实现方案一节约200％的资源，比现有技术中实现方案二节约60％的资源，芯片面积会减少约8×(255-8)＝1976个存储单元。本发明采用双路开关在将送给错误值计算模块的同时存储该地址，用于计数比较，使整个FEC芯片电路的结构更加紧凑。本实施例经过仿真模拟证明可靠可行。
本发明的另一个实施例是对现有技术中方案一的改进，即在方案一中共享错误值计算模块55，将误码位置图案error_add直接顺序输入错误值计算模块55进行计算，利用切换开关轮流选择上支路和下支路，上支路和下支路分别包括255*8的存储器53，将错误值计算模块55输出的错误值顺序写入所选择的支路中的255*8的存储器53中，255*8的存储器53里的错误值通过开关52顺序读出，形成误码图案error_ptn。单路开关52在误码图案输出以后发生翻转(由上到下或由下到上)。本实施例未在附图中示出。
本发明可以通过分立元件电路、集成电路芯片或软件实现，无论哪种实现方式，都属于本发明的保护范围。
权利要求
1.一种误码图案生成电路，用于根据输入的误码位置图案(error_add)计算并生成误码图案(error_ptn)，它包括错误值计算模块(55)、切换开关(501)、存储与输出电路；所述存储与输出电路包括结构完全相同的上下两支对称电路及可选择连接于上支路或下支路的开关(52)；所述上下两支对称电路分别包括存储器组(54)；其特征是误码位置图案(error_add)直接顺序输入所述错误值计算模块(55)，所述错误值计算模块(55)计算输出的值通过所述切换开关(501)被顺序写入所述上支对称电路或下支对称电路中的存储器组(54)，所述存储器组(54)中的数据通过所述开关(52)顺序输出构成误码图案(error_ptn)。
2.如权利要求1所述的误码图案生成电路，其特征是所述切换开关(501)采用双路开关，所述上下两支对称电路分别还包括地址寄存器(56)、计数器(57)和比较器(58)；所述误码位置图案(error_add)输入所述错误值计算模块(55)的同时还通过所述双路开关(501)的一路输入所述上支对称电路或下对称电支路中的所述地址寄存器(56)，错误值计算模块(55)的输出通过所述双路开关(501)的另一路与所述地址寄存器(56)所在的同一支对称电路中的存储器组(54)连接；所述地址寄存器(56)的值和所述计数器(57)的值输入比较器(58)，比较器(58)在所述地址寄存器(56)的值和所述计数器(57)的值相等时输出顺序读出脉冲给所述存储器组(54)。
3.如权利要求1所述的误码图案生成电路，其特征是所述切换开关(501)采用单路开关(51)，所述上支对称电路或下支对称电路中的所述存储器组(54)是容量为255*8的存储器(53)。
4.如权利要求2所述的误码图案生成电路，其特征是所述上支对称电路或下支对称电路中的所述存储器组(54)是容量为8*8的存储器(53)。
5.一种译码电路，包括伴随式计算模块(2)、迭代运算模块(3)、求误码位置模块(4)、误码图案生成模块(5)、先入先出(FIFO)缓冲器(6)和运算器(7)；待译码输入所述伴随式计算模块(2)，经所述伴随式计算模块(2)、所述迭代运算模块(3)、所述求误码位置模块(4)顺序处理后输出表示前向纠错(FEC)帧中发生误码的符号位置的误码位置图案(error_add)；所述误码图案生成模块(5)将所述误码位置图案(error_add)处理后生成误码图案(error_ptn)；经所述先入先出(FIFO)缓冲器(6)延时输出的待译码和所述误码图案(error_ptn)经所述运算器(7)运算获得已译码；，所述误码图案生成模块(5)包括错误值计算模块(55)、切换开关(501)、存储与输出电路；所述存储与输出电路包括结构完全相同的上下两支对称电路及可选择连接于上支路或下支路的开关(52)；所述上下两支对称电路分别包括存储器组(54)；其特征是所述误码位置图案(error_add)直接顺序输入所述错误值计算模块(55)，所述错误值计算模块(55)计算输出的值通过所述切换开关(501)被顺序写入所述上支对称电路或下支对称电路中的存储器组(54)，所述存储器组(54)中的数据通过所述开关(52)顺序输出构成误码图案(error_ptn)，供后续电路生成译码结果。
6.如权利要求5所述的译码电路，其特征是所述切换开关(501)采用双路开关，所述上下两支对称电路分别还包括地址寄存器(56)、计数器(57)和比较器(58)；所述误码位置图案(error_add)输入所述错误值计算模块(55)的同时还通过所述双路开关(501)的一路输入所述上支对称电路或下支对称电路中的所述地址寄存器(56)，错误值计算模块(55)的输出通过所述双路开关(501)的另一路与所述地址寄存器(56)所在的同一支对称电路中的存储器组(54)连接；所述地址寄存器(56)的值和所述计数器(57)的值输入比较器(58)，比较器(58)在所述地址寄存器(56)的值和所述计数器(57)的值相等时输出顺序读出脉冲给所述存储器组(54)。
7.如权利要求5所述的译码电路，其特征是所述切换开关(501)采用单路开关(51)，所述上支对称电路或下支对称电路中的所述存储器组(54)是容量为255*8的存储器(53)。
8.如权利要求6所述的译码电路，其特征是所述上支对称电路或下支对称电路中的所述存储器组(54)是容量为8*8的存储器(53)。
全文摘要
本发明公开数字通讯领域一种可减小FEC纠错编码芯片设计面积的误码图案生成电路及使用该电路的译码电路，根据输入的误码位置图案(error_add)计算并生成误码图案(error_ptn)，它包括错误值计算模块(55)、切换开关(501)、存储与输出电路；存储与输出电路包括上下两支对称电路及开关(52)，对称电路分别包括存储器组(54)；误码位置图案(error_add)直接顺序输入错误值计算模块(55)计算，所计算输出的值通过切换开关(501)被顺序写入存储器组(54)，存储器组(54)中的数据通过开关(52)顺序输出构成误码图案(error_ptn)。
文档编号H03M13/00GK1449151SQ0210863
公开日2003年10月15日 申请日期2002年4月4日 优先权日2002年4月4日
发明者张洪涛, 亢婕 申请人:华为技术有限公司