专利名称：：一种用于基带信道nrz码流转换单极性码流的方法和编码器的制作方法
技术领域：
：本发明涉及通讯系统中基带数据信号处理技术，尤其涉及一种用于基带信道非归零二进制NRZ码流转换单极性码流的方法和编码器。
背景技术：
：在基带数据信号处理
技术领域：
，一般将带三阶高密度双极性HDB3预编码的编码标识反转CMI码型简化为HDB3+CMI码型。带HDB3预编码的CMI编码器主要应用于通信基带编码，用于实现单极性非归零NRZ码型数据信号转换为HDB3+CMI码型格式的数据流。HDB3+CMI编码方式同时具有HDB3码型和CMI码型的优点。编码标识反转CMI码为CCITT建议规定的四次群接口码型，三阶高密度双极性HDB3码为脉冲编码调制PCM系统的主要传输码型。目前有关CMI编码和HDB3编码方面的公开的技术文献和专利介绍，主要涉及单一CMI编码器或HDB3编码器的实现方法介绍。例如，美国专利US5,510,786，“CMIENCODERCIRCUIT”和美国专利US6,492,919，“CircuitsystemsuitableforcodifyingNRZtypebinarysignalsintoCMItypebinarysignals”。这两篇专利都只是公开了CMI编码器的硬件实现方法。而美国专利US5,633,892“Hybridlinecodingmethodandapparatususing4B/3Tencodingforpayloadbitsand1B/1Tencodingforframinginformation”和美国专利US5,194,761“Waveshapingsubsystemusingconverteranddelay“nes”，这两篇专利也只是公开了HDB3编码器的硬件实现方法。上述相关专利都没有公开带有HDB3预编码的CMI编码器的硬件实现方法的介绍。由于上述HDB3编码相关专利提出的HDB3编码方法都是将NRZ码流转换为双极性码流，CMI编码相关专利提出的CMI编码方法都是将NRZ码流转换为单极性码流，因此直接将上述专利提出HDB3编码器与CMI编码器组合也是不能够实现带HDB3预编码CMI编码转换功能。因此引用上述专利的方法也不能直接实现NRZ码流经过HDB3预编码，然后进行CMI编码转换功能。
发明内容本发明所要解决的技术问题是提供一种用于基带信道NRZ码流转换单极性码流的方法和编码器，其可以实现带HDB3预编码CMI编码转换功能。为了实现上述目的，本发明提供了一种用于基带信道NRZ码流转换单极性码流的方法，其特点在于包括如下步骤步骤1，接收一基带信道的单极性非归零NRZ码流，同时输入时钟信号；步骤2，利用所述时钟信号，对所述单极性非归零NRZ码流进行三阶高密度双极性HDB3码流转换处理，从而分别输出V码指示信号、B码指示信号、B码极性指示信号和启动编码电路指示信号；步骤3，接收所述V码指示信号、B码指示信号、相应的B码极性指示信号和启动编码电路指示信号，并根据编码标识反转CMI编码规则将所述V码指示信号、B码指示信号、B码极性指示信号和启动编码电路指示信号转换合成CMI格式的码流输出。上述的方法，其特点在于，在步骤2中，当所述NRZ码流中的连0码不超过3个时，在二进制序列中的0码仍编码为0码；而二进制序列中的1码则交替地编为+1码以及-1码，并分别标记为B+和B-；当所述NRZ码流中出现4个连0码时，则将4个连0码用取代节BOOV或000V替代，其中，B表示符合极性交替规律的传号，V表示破坏极性交替规律的传号。上述的方法，其特点在于，在步骤3中，是用00码替换B-码或V-码；用11码替换B+码或V+码；用01码替换0码。为了更好地实现上述目的，本发明还提供了一种用于基带信道非归零二进制码流转换单极性码流的编码器，其特点在于包括三阶高密度双极性HDB3预编码电路和编码标识反转CMI编码电路，其中，所述三阶高密度双极性HDB3预编码电路，设置有二进制序列数据输入接口、复位输入接口和时钟信号输入接口，以及V码指示信号、B码指示信号、输出相应的B码极性指示信号和启动编码电路指示信号输出接口，所述HDB3预编码电路用于利用输入的时钟信号，对单极性非归零NRZ码流进行三阶高密度双极性HDB3码流转换处理，并相应输出V码指示信号、B码指示信号、B码极性指示信号和启动编码电路指示信号；所述编码标识反转CMI编码电路，设置有V码指示信号输入接口、B码指示信号输入接口、B码极性指示信号输入接口、启动编码电路指示信号输入接口以及CMI格式的码流输出接口，所述CMI编码电路用于接收所述三阶高密度双极性HDB3预编码电路输出的V码指示信号、B码指示信号、B码极性指示信号和启动编码电路指示信号，并根据编码标识反转CMI编码规则将所述指示信号转换合成CMI格式的码流输出。上述编码器，其特点在于所述三阶高密度双极性HDB3预编码电路包括移位寄存器，D触发器，B码数目记录寄存器，B码极性记录寄存器，HDB3编码启动计数器，多个组合逻辑器件；所述移位寄存器，用于接收NRZ码流和时钟信号，并通过连接所述组合逻辑器件、D触发器和所述B码数目记录寄存器后输出V码指示信号、B码指示信号；所述HDB3编码启动计数器，用于接收所述时钟信号，一方面连接所述B码极性记录寄存器输出B码指示信号和相应的B码极性指示信号，另一方面输出启动编码电路指示信号。上述编码器，其特点在于所述移位寄存器为一4位移位寄存器，用于检测输入NRZ码流中的4个连0码。上述编码器，其特点在于，所述组合逻辑器件为与门、或门、非门中任意一种，或者其任意组合。上述编码器，其特点在于，所述HDB3编码启动计数器为3bit的计数器，用于从复位开始计数，当计数值达到4时停止计数，并且输出启动编码电路指示信号。上述编码器，其特点在于，所述所述编码标识反转CMI编码电路包括时钟正沿触发的寄存器XDP_P、时钟负沿触发的寄存器XDN_N、时钟负沿触发的寄存器XDP_N，以及多个选择器和多个组合逻辑器件；其中，所述寄存器XDP_P，用于当时钟正沿采样到HDB3预编码输出指示信号为0码时，所述寄存器XDP_P将上一节拍存储的XDP_P值取反并寄存；当时钟正沿采样到HDB3预编码后的数据为B码或V码时，则寄存器XDP_P保持不变；所述寄存器XDN_N，用于当时钟负沿采样到HDB3预编码输出指示信号为V码时，寄存器XDN_N保持不变，而其它每个时钟负沿采样时刻寄存器值都自动反转并寄存；所述寄存器XDP_N，用于当时钟负沿采样到HDB3预编码输出指示信号为V码时，如果此时极性指示为“-”，则寄存器XDP_N将XDP_P的值取反寄存；如果此时极性指示为“+”，则寄存器XDP_N将XDP_P的值寄存；当时钟负沿采样到HDB3预编码输出信号为B码时，寄存器XDP_N将XDN_N输出值寄存，当时钟负沿采样到HDB3预编码输出指示信号为0码时，寄存器XDP_N将XDP_P的值寄存。所述寄存器XDP_N的输出信号与所述寄存器XDP_P的输出信号相异或从而输出所述CMI格式的码流。上述的编码器，其特点在于，所述组合逻辑器件为或非门、异或门、异或非门、非门中任意一种，或者其任意组合。本专利提出的HDB3+CMI编码器硬件电路能够简单有效的实现NRZ码流经过HDB3预编码，然后在进行CMI格式转换功能，并可以直接用硬件电路实现。该硬件电路只需要一个与NRZ码型数据流速率相同的时钟，不需要NRZ码型数据流速率2倍频的时钟，直接将NRZ码流转换为经过HDB3预编码的CMI码流。本发明所述HDB3+CMI编码硬件电路具有简单、可靠，转换的码流无毛刺等特点。下面结合附图详细描述本发明的实施方式。图1是本发明将NRZ码型转换到HDB3+CMI码型的数据流组成。图2是本发明HDB3+CMI编码电路的实现整体框图。图3是本发明HDB3预编码部分的硬件电路。图4是本发明CMI编码部分的硬件电路。图5a和图5b揭示了“01”波形构建过程。图6揭示了“00”和“11”交替出现的构建过程。图7揭示了HDB3+CMI编码的完整构建过程。具体实施例方式在通讯基带数据信号编码中，HDB3+CMI码型是一种二元线路码型，它既具有双相码优点，又能避免传输中出现长连“0”，并且能够提供一定的检错能力。在本发明的实施例中，图1举例说明了NRZ码型数据流到HDB3+CMI码型转换过程。下面简要描述HDB3+CMI编码方法首先将NRZ码型的数据预编码为HDB3格式，然后根据CMI编码规则转换为CMI码型。第一步HDB3预编码当信码流中的连“0”码不超过3个时，二进制序列中的“0”仍编码为“0”；而二进制序列中的“1”则交替的编为“+1”以及“-1”分别标记为“B+”和“B-”。当信码流中的出现4个连“0”时，将4个连“0”用特定的码组替代，这种特定的码组称为取代节(“B00V”或“000V”)。其中B表示符合极性交替规律的传号，V表示破坏极性交替规律的传号。这两种取代节的选取原则是使任意两个相邻的V脉冲间的B脉冲的数目为奇数。并且满足V码本身的极性交替反转原则，和B码本身的极性交替反转原则。第二步CMI编码用“00”替换上一步预编码转换得到的“B-”或”V-”。用“11”替换上一步预编码转换得到的“B+”或”V+”。用“01”替换上一步预编码转换得到的“0”。在图2、图3和图4中，本发明的实施例为一种用于基带信道数据流码型转换的编码器10，包括三阶高密度双极性HDB3预编码电路1和编码标识反转CMI编码电路2。图2给出了HDB3+CMI编码电路的实现整体框图，其中HDB3预编码电路1主要用于完成输入NRZ码型转换为V码、B码以及输出相应的B码极性指示和启动编码电路指示等功能。该HDB3预编码电路1具有数据输入接口11(DataIn)、时钟信号输入接口12(XCLK)和复位信号接口13(reset)，并生成的V码指示信号14(HDB3_V)，B码指示信号15(HDB3_B)，B码极性指示信号17(Insert_B)，启动编码指示信号16(HDB3_Start)这些指示信号输入到CMI编码部分。该CMI编码电路2具有主要用于实现将V码指示信号14(HDB3_V)，B码指示信号14(HDB3_B)，B码极性指示信号17(Insert_B)转换为CMI格式的码流25(code_out)输出。图3给出了HDB3预编码电路，包括4位移位寄存器111、B码数目记录寄存器181、B码极性记录寄存器182、HDB3编码启动计数器121、1个D触发器18和一些组合逻辑器件U1、U3、U4、U5、U6、U7、U8。该4位移位寄存器111并不是一个严格意义的移位寄存器，它用于检测输入NRZ码流中的4个连“0”。如果NRZ码流中出现4个连“0”，则U1输出为“1”，此时D触发器18的输入D端为“1”，并且该4位移位寄存器111中的第2位寄存器的输入端置为“1”，这样NRZ码流中出现4个连“0”中最后一个“0”在移位寄存器中值更改为“1”。D触发器18用于指示NRZ码流中出现4个连“0”，当该4位移位寄存器111中出现4个连“0”时，D触发器18的输入D端为U1的输出与U7的输出经过U8或门组合得到，因此此时D触发器18的输入D端为“1”。当NRZ码流中4个连“0”中第二和第三个“0”移位到第0位移位寄存器中时，U7的输出为D触发器18的输出Q端值，同时U1的输出为“0”，因此此时D触发器18的输入D端为本身的Q输出端值，即此时D触发器18保持“1”不变。当NRZ码流中4个连“0”中最后一个“0”，即被修改为“1”的码流移位到第0位移位寄存器中时，U7的输出为“0”，U1的输出也为“0”，因此此时D触发器U2的输入D端为“0”。当NRZ码流中无4个连“0”出现时，U1的输出为“0”，U7的输出也为“0”，因此此时D触发器18保持“0”不变。V码指示信号14(HDB3_V)为U3与门的输出，当NRZ码流中4个连“0”中最后一个“0”，即被修改为“1”的码流移位到第0位移位寄存器中时，第0位移位寄存器的输出为“1”，且D触发器18的输出也为“1”，因此U3的输出为“1”，它指示NRZ码流中出现V码。B码指示信号15(HDB3_B)为U6或门的输出，当NRZ码流中无4个连“0”出现时，D触发器18的输出Q端为“0”，此时若第0位移位寄存器的输出为“1”，则U4的输出为“1”指示NRZ码流中出现B码。若NRZ码流中出现4个连“0”，此时U1的输出为“1”，若这时B码数目记录寄存器181的输出为“0”(表示此前出现的B码数目为偶数)，则U5输出为“1”，那么U6的输出也为“1”，指示NRZ码流中出现4个连“0”，需要用“BOOV”取代节替换。B码数目记录寄存器181，只记录在D触发器输出为“0”时，第0位移位寄存器中出现“1”的奇偶数目。B码极性记录寄存器182，只记录启动编码电路指示信号16(HDB3_Start)为“1”时，U6或门的输出为“1”的奇偶数目，即记录B码指示信号15(HDB3_B)出现的奇偶数目，并输出B码极性指示信号17(Insert_B)。HDB3编码启动计数器121为3bit的计数器，从复位开始计数，当计数值达到4时停止计数，并且输出编码启动指示信号16(HDB3_Start)为“1”。在图4中，本发明提供了一种CMI编码电路2，包括3个D触发器，2个选择器，5个或非门，2个异或门，1个异或非门，3个非门。编码启动指示信号16(HDB3start)指示HDB3预编码已经开始，用于启动CMI编码电路2。D触发器28(XDP_P)的输入D端的值由输入有编码启动指示信号16(HDB3_Start)，V码指示信号14(HDB3_V)，和B码指示信号15(HDB3_B)经过U27(或非门)，U28(异或非门)，U29(或非门)与D触发器28(XDP_P)输出Q端的值组合得到。D触发器28(XDP_P)输入D端的Verilog语言的逻辑表达式为DXDP_P＝(～(HDB3_B|HDB3_V))^Q。如果V码指示信号14(HDB3_V)和B码指示信号15(HDB3_B)的值均为“0”，D触发器28(XDP_P)将输出Q端的值取反输入到D触发器28(XDP_P)的输入D端，使D触发器28(XDP_P)的输出Q端产生“0-＞1”或“1-＞0”跃变；如果V码指示信号14(HDB3_V)和B码指示信号15(HDB3_B)的值为“1”，D触发器28(XDP_P)将保持不变。D触发器27(XDP_N)的输入D端的值是由编码启动信号16(HDB3_start)，B极性记录信号17(Insert_B)，V码指示信号14(HDB3_V)和B码指示信号15(HDB3_B)经过U22(或非门)，U24(异或门)，U33(选择器)，U26(或非门)与D触发器26(XDN_N)输出Q端和D触发器28(XDP_P)输出Q端的值组合得到。D触发器27(XDP_N)的输入D端的Verilog语言的逻辑表达式为DXDP_N＝((~HDB3_B)&(((～HDB3_V)|Insert_B)^QXDP_P))|(HDB3_B&QXDNN)。如果B码指示信号15(HDB3_B)和V码指示信号14(HDB3_V)的值均为“0”，D触发器27(XDP_N)将D触发器28(XDP_P)的输出Q端的值输入到D触发器27(XDP_N)的输入D端。如果B码指示信号15(HDB3_B)值为“1”，D触发器27(XDP_N)将D触发器26(XDN_N)的输出Q端的值输入到D触发器27(XDP_n)的输入D端。如果V码指示信号14(HDB3_V)值为“1”且InsertB为“0”，D触发器27(XDP_N)将D触发器28(XDP_P)的输出Q端的值取反输入到D触发器27(XDP_N)的输入D端。如果V码指示信号14(HDB3_V)的值为“1”且B码指示信号15(HDB3_B)为“1”，D触发器27(XDP_N)将D触发器28(XDP_P)的输出Q端的值输入到D触发器27(XDP_N)的输入D端。D触发器27(XDN_N)的输入D端的值由输入信号HDB3_start，HDB3_V经过U22(选择器)和U30(或非门)与D触发器26(XDN_N)输出Q端的值组合得到。D触发器26(XDN_N)输入D端的Verilog语言的逻辑表达式为DXDN_N＝(~QXDN_N)&(~HDB3_V)|(QXDN_N&HDB3_V)如果V码指示信号14(HDB3_V)值为“1”，D触发器26(XDN_N)将保持不变，反之，D触发器27(XDN_N)将D触发器27(XDN_N)的输出Q端的值取反输入到D触发器27(XDN_N)的输入D端。CMI编码电路2的输出CMI码流25(code_out)是经过U31(异或门)由D触发器27(XDP_N)与D触发器28(XDP_P)输出Q端值相异或得到。下面结合图5a、图5b和图6、图7，进一步详细阐述本发明将V码指示信号14(HDB3_V)，B码指示信号15(HDB3_B)，极性指示信号17(Insert_B)转换为CMI格式码流的方法和过程。在本发明的实施例中，该CMI编码电路分别采用时钟正沿触发的XDP_P寄存器、时钟负沿触发的XDN_N寄存器、时钟负沿触发的XDP_N寄存器。如果输入CMI编码电路2的HDB3_V或HDB3_B信号均为“0”时，则该XDP_P寄存器将上一节拍存储的XDP_P值取反后寄存，这样该XDP_P寄存器的输出Q端会产生“0-＞1”或“1-＞0”的跃变。而该XDP_N寄存器将寄存该XDP_P寄存器的输出值，这样该XDP_P寄存器输出和该XDP_N寄存器输出相异或就可以构建出“01”波形。图5a和图5b给出了“01”波形构建过程。如果输入CMI编码电路2的输入HDB3_V或HDB3_B信号为“1”时，则XDP_P寄存器保持不变，这样保证当HDB3预编码为B码或V码时，XDP_P和XDP_N相异或只能得到“11”或“00”波形，而不会构成“01”波形。根据上面描述的XDP_P寄存器特性，可得到下面规律两个B/V码或之间的0码为奇数时，则这两个采样时刻得到的XDP_P寄存器值互反。两个B/V码或之间的0码为偶数时，则这两个采样时刻得到的XDP_P寄存器值相同。连续出现B/V码时，这些采样时刻得到的XDP_P寄存器值都相同。而XDN_N寄存器，每次时钟负沿采样时寄存器值都自动反转，则可以得到下面规律；两个B/V码或之间的0码为奇数时，则这两个采样时刻得到的XDN_N寄存器值相同。两个B/V码或之间的0码为偶数时，则这两个采样时刻得到的XDN_N寄存器值互反。连续出现B/V码时，这些采样时刻得到的XDN_N寄存器值互反。由此可知，在不考虑V码的情况下，XDN_N信号与XDP_P信号相异或得到“00”和“11”总是交替出现。图6给出了“00”和“11”交替出现的构建过程。由于V码的出现会破坏“00”和“11”交替出现的规律，因此需要对XDN_N寄存器的功能稍微修改，获得当V码出现时，输出CMI+HDB3编码转换也会出现极性破坏波形的特性。修改后的XDN_N寄存器特性如下如果输入CMI编码电路的HDB3_V信号为“1”时，XDN_N寄存器保持不变，否则，XDN_N寄存器值将上一节拍的XDN_N的输出值反转后寄存。这样保证HDB3预编码后的B码能够通过XDN_N与XDP_P相异或实现“00”和“11”总是交替出现。但是对于V码，仅仅通过XDN_N与XDP_P相异或还不能正确实现“00”或“11”替代，因此还需要寄存器XDP_N辅助来实现V码的正确转换。当输入CMI编码电路的HDB3_V信号为“1”时，寄存器XDP_N的输入根据HDB3预编码得到的极性指示和XDP_P寄存器的值共同决定。如果极性指示为“-”，XDP_N寄存器将XDP_P寄存器的输出值取反后寄存，这样XDP_N寄存器输出与XDP_P寄存器输出相异或得到“00”；如果极性指示为“+”，XDP_N寄存器将XDP_P寄存器的输出值寄存，这样XDP_N寄存器输出与XDP_P寄存器输出相异或可得到“11”。当HDB3_B为“1”时，XDP_N寄存器将XDN_N寄存器的输出值寄存，当HDB3_V和HDB3_B均为“0”时，XDP_N寄存器将XDP_P寄存器的输出值寄存。最后将XDP_N寄存器的输出值与XDP_P寄存器的输出值相异或即可得到CMI格式的码流。图7给出了在有V码出现的HDB3+CMI编码转换过程。权利要求1.一种用于基带信道非归零二进制码流转换单极性码流的方法，其特征在于包括如下步骤步骤1，接收一基带信道的单极性非归零NRZ码流，同时输入时钟信号；步骤2，利用所述时钟信号，对所述单极性非归零NRZ码流进行三阶高密度双极性HDB3码流转换处理，从而分别输出V码指示信号、B码指示信号、相应的B码极性指示信号和启动编码电路指示信号；步骤3，接收所述V码指示信号、B码指示信号、相应的B码极性指示信号和启动编码电路指示信号，并根据编码标识反转CMI编码规则将所述V码指示信号、B码指示信号、相应的B码极性指示信号和启动编码电路指示信号转换合成CMI格式的码流输出。2.根据权利要求1所述的方法，其特征在于，在步骤2中，当所述NRZ码流中的连0码不超过3个时，在二进制序列中的0码仍编码为0码；而二进制序列中的1码则交替地编为+1码以及-1码，并分别标记为B+和B-；当所述NRZ码流中出现4个连0码时，则将4个连0码用取代节BOOV或000V替代，其中，B表示符合极性交替规律的传号，V表示破坏极性交替规律的传号。3.根据权利要求2所述的方法，其特征在于，在步骤3中，是用00码替换B-码或V-码；用11码替换B+码或V+码；用01码替换0码。4.一种用于基带信道非归零二进制码流转换单极性码流的编码器，其特征在于包括三阶高密度双极性HDB3预编码电路和编码标识反转CMI编码电路，其中，所述三阶高密度双极性HDB3预编码电路，设置有二进制序列数据输入接口、复位输入接口和时钟信号输入接口，以及V码指示信号、B码指示信号、B码极性指示信号和启动编码电路指示信号输出接口，所述HDB3预编码电路用于利用输入的时钟信号，对单极性非归零NRZ码流进行三阶高密度双极性HDB3码流转换处理，并相应输出V码指示信号、B码指示信号、B码极性指示信号和启动编码电路指示信号；所述编码标识反转CMI编码电路，设置有V码指示信号输入接口、B码指示信号输入接口、B码极性指示信号输入接口、启动编码电路指示信号输入接口以及CMI格式的码流输出接口，所述CMI编码电路用于接收所述三阶高密度双极性HDB3预编码电路输出的V码指示信号、B码指示信号、B码极性指示信号和启动编码电路指示信号，并根据编码标识反转CMI编码规则将所述指示信号转换合成CMI格式的码流输出。5.根据权利要求4所述编码器，其特征在于所述三阶高密度双极性HDB3预编码电路包括移位寄存器，D触发器，B码数目记录寄存器，B码极性记录寄存器，HDB3编码启动计数器，多个组合逻辑器件；所述移位寄存器，用于接收NRZ码流和时钟信号，并通过连接所述组合逻辑器件、D触发器和所述B码数目记录寄存器后输出V码指示信号、B码指示信号；所述HDB3编码启动计数器，用于接收所述时钟信号，一方面连接所述B码极性记录寄存器输出B码指示信号和相应的B码极性指示信号，另一方面输出启动编码电路指示信号。6.根据权利要求4所述编码器，其特征在于所述移位寄存器为一4位移位寄存器，用于检测输入NRZ码流中的4个连0码。7.根据权利要求5所述编码器，其特征在于，所述组合逻辑器件为与门、或门、非门中任意一种，或者其任意组合。8.根据权利要求4、5、6或7所述编码器，其特征在于，所述HDB3编码启动计数器为3bit的计数器，用于从复位开始计数，当计数值达到4时停止计数，并且输出启动编码电路指示信号。9.根据权利要求4所述编码器，其特征在于，所述所述编码标识反转CMI编码电路包括时钟正沿触发的寄存器XDP_P、时钟负沿触发的寄存器XDN_N、时钟负沿触发的寄存器XDP_N，以及多个选择器和多个组合逻辑器件；其中，所述寄存器XDP_P，用于当时钟正沿采样到HDB3预编码输出指示信号为0码时，所述寄存器XDP_P将上一节拍存储的XDP_P值取反并寄存；当时钟正沿采样到HDB3预编码后的数据为B码或V码时，则寄存器XDP_P保持不变；所述寄存器XDN_N，用于当时钟负沿采样到HDB3预编码输出指示信号为V码时，寄存器XDN_N保持不变，而其它每个时钟负沿采样时刻寄存器值都自动反转并寄存；所述寄存器XDP_N，用于当时钟负沿采样到HDB3预编码输出指示信号为V码时，如果此时极性指示为“-”，则寄存器XDP_N将XDP_P的值取反寄存；如果此时极性指示为“+”，则寄存器XDP_N将XDP_P的值寄存；当时钟负沿采样到HDB3预编码输出信号为B码时，寄存器XDP_N将XDN_N输出值寄存，当时钟负沿采样到HDB3预编码输出指示信号为0码时，寄存器XDP_N将XDP_P的值寄存。所述寄存器XDP_N的输出信号与所述寄存器XDP_P的输出信号相异或从而输出所述CMI格式的码流。10.根据权利要求9所述的编码器，其特征在于，所述组合逻辑器件为或非门、异或门、异或非门、非门中任意一种，或者其任意组合。全文摘要本发明公开了一种用于基带信道非归零二进制NRZ码流转换为单极性的方法和编码器，通过设置HDB3预编码电路和CMI编码电路构成编码器进行数据流码型转换，该HDB3预编码电路通过利用输入的时钟信号对NRZ码流进行HDB3码流转换处理，并相应输出V码指示信号、B码指示信号、输出相应的B码极性指示信号和启动编码电路指示信号给CMI编码电路，该CMI编码电路根据编码标识反转CMI编码规则将该指示信号转换合成CMI格式的码流输出。该方法和编码器可以实现带HDB3预编码CMI编码转换功能，且硬件电路具有简单、可靠，转换的码流无毛刺。文档编号H03M5/06GK1571413SQ03139899公开日2005年1月26日申请日期2003年7月17日优先权日2003年7月17日发明者尹辉,成守红,汪光华,杨冲申请人:深圳市中兴通讯股份有限公司