专利名称：一种可任意编程的分频器电路及方法
技术领域：
本发明涉及微电子学技术领域，特别是指一种可任意编程的分频器电路及方法。
背景技术：
二十世纪下半叶兴起的半导体行业是一个飞速发展的行业，集成电路设计的发展更是日新月异，而几乎所有的大规模集成电路中，分频器都是不可或缺的单元。随着集成电路规模不断扩大，其中的分频器如同庞大机器中的螺丝钉一样，短小精湛但是不容忽视。并且随着工作频率的升高，对分频器的性能要求也不断提高。
顾名思义，分频器主要是用于对所给的信号进行分频，即输入信号经过分频值为M的分频器后，输出信号频率是输入信号频率的M分之一。为了做到更好的灵活性和可重构性，分频器经常需要设计成可编程的结构，即分频值M在一定范围内是可以进行设置的。比如N位分频器的分频值M
，可编程分频器要求分频值在此范围内可以进行更改。
传统的可编程分频器中，分频器都是采用计数器对输入信号的上升沿或下降沿计数来实现，由于输出分频器的输出频率是输入频率的M分之一，即输出信号周期是输入信号周期的M倍，因此要达到50％占空比，M必须是偶数否则占空比就是分频值的函数，并且可编程分频器的输出信号要经过复杂的逻辑运算得到。在某些只对信号上升沿敏感而对占空比不敏感的应用场合，这样的可编程分频器是可以适用的。但是在某些场合要求占空比的情况下，这样的分频器就无法满足要求。比如在锁相环电路中，输出信号的抖动是一个衡量锁相环性能的重要指标，因此对信号噪声要求严格，如果信号占空比达不到50％就会严重影响信号的性能。
比较有效的方法是对时钟信号上升沿和下降沿都进行计数，一个周期内采样两次，再通过加法和减法计数器对时钟沿进行计数，在一个计数周期中产生两个等间隔的进位脉冲信号，再对进位脉冲进行2分频，就得到50％的输出方波。
发明内容
本发明的目的在于，提供一种可任意编程的分频器电路及方法。
本发明用简单的电路实现N位分频值的任意分频，并保证输出信号占空比为50％。
输出占空比50％的可编程分频器采用了加法计数器和减法计数器同时计数的特点，并且加法计数器在时钟上升沿动作，减法计数器在时钟下降沿动作。通过对加法计数器和减法计数器的合理安排，达到可任意编程的目的，而且保证分频器的输出信号的占空比为50％。这种电路可以作为一种IP核广泛应用于各种集成电路，实现可编程分频的目的。
一种输出信号占空比为50％的可编程分频器电路结构，其特征在于，其中包括一N位锁存器；一N位加法计数器；一N位减法计数器；一输出部分，对任意N位分频值均可输出占空比为50％的方波信号。
N位锁存器存储的分频值分别送至N位加法计数器和N位减法计数器；N位加法计数器和N位减法计数器的当前计数值均连接至输出部分。
其中的加法计数器主要包括N位寄存器、N位加法计数器加1逻辑门电路、2信道数据选择器和相等比较电路1，用于对输入时钟信号进行可编程加法计数。
N位寄存器和N位加法计数器加1逻辑门电路组成的加法计数器，对输入时钟信号Fin从0开始进行同步加法计数，时钟上升沿有效；2信道数据选择器选择输出寄存器的下一个计数状态值，若计数器的当前计数值等于设置的计数值时就选择复位信号“0”输出，否则当前计数值加1输出；相等比较逻辑电路1产生2信道数据选择器的控制信号，此加法计数器为同步复位，因此加法计数器的实际计数值等于锁存器存储的分频值加1。
其中减法计数器主要包括N位寄存器、N位减法计数器减1逻辑门电路和2信道数据选择器；用于对输入时钟信号进行可编程减法计数。
N位寄存器和N位减法计数器减1逻辑门电路组成的减法计数器，对输入时钟信号Fin进行同步减法计数，时钟下降沿有效，计数过程是从设置的计数值减到0；2信道数据选择器用于控制计数值，当计数器的当前计数值减到0时产生控制信号，控制2信道数据选择器选择置数信号，即锁存器中的当前值，对减法计数器同步置数，否则就选择当前计数状态值减1输出。此减法计数器为同步置数，因此减法计数器的计数值等于设置的分频值加1。
其中锁存器部分包括N位锁存器，用于存储计数值，该计数值作为加法计数器和减法计数器的计数值，也就是该可编程分频器的分频值。
其中输出部分主要包括相等比较逻辑电路2和1位输出寄存器，用于产生占空比为50％的分频信号输出。
其中输出部分的相等比较逻辑电路2比较加法计数器和减法计数器的当前计数值，当两者相等时就产生进位信号，该进位信号经过1位输出寄存器的2分频就是分频器的分频输出。
一种可任意编程的分频器的方法，其步骤如下步骤1开始；步骤2存储分频值，即将分频值送入N位锁存器，根据需要的不同可以采用并行或串行的输入；步骤3计数器计数，即在分频值稳定后，加法计数器和减法计数器同时分别从0和设置的分频值开始对输入时钟信号计数；步骤4判断进位信号是否为1，即输出部分的相等比较逻辑电路2对加法计数器和减法计数器的当前计数值进行相等比较，若两者相等即进位信号为1则进入步骤5，否则返回步骤3继续计数；步骤5输出分频信号，即在进位信号的上升沿启动输出部分的1位输出寄存器对进位信号分频得到有效输出方波信号；步骤6结束，电路分频一个轮回结束。
图1中是本发明的可任意编程的分频器电路图；图2是本发明的实现加法计数器中的N位加法计数器加1逻辑门电路的电路图(附图中以N＝7为例进行说明)；图3是本发明的实现减法计数器中的N位减法计数器减1逻辑门电路的电路图(附图中以N＝7为例进行说明)；图4是本发明的电路实现逻辑功能仿真图；图5是本发明的可任意编程的分频器的方法流程图。
具体实施例方式
为进一步说明本发明的技术特征，以下结合实例及附图对本发明作一详细的描述。
请参照附图1，本发明是一种可任意编程的分频器电路，其特征在于，其中包括一N位锁存器(1)；一N位加法计数器(2)；一N位减法计数器(3)；一输出部分(4)，对任意N位分频值均可输出占空比为50％的方波信号。
时钟输入给N位加法计数器(2)和N位减法计数器(3)；分频值输入N位锁存器(1)，N位锁存器(1)的信号分别输入到N位加法计数器(2)和N位减法计数器(3)。加法计数器(2)中的N位寄存器和N位减法计数器(3)中的N位寄存器的输出信号分别输出到输出部分(4)。
其中的加法计数器(2)主要包括N位寄存器、N位加法计数器加1逻辑门电路、2信道数据选择器和相等比较电路1，用于对输入时钟信号进行可编程加法计数。
N位寄存器和N位加法计数器加1逻辑门电路组成的加法计数器(2)，对输入时钟信号Fin从0开始进行同步加法计数，时钟上升沿有效；2信道数据选择器选择输出寄存器的下一个计数状态值，若计数器的当前计数值等于设置的计数值时就选择复位信号“0”输出，否则当前计数值加1输出；相等比较逻辑电路1产生2信道数据选择器的控制信号。此加法计数器为同步复位，因此加法计数器的实际计数值等于锁存器存储的分频值加1。
其中减法计数器(3)主要包括N位寄存器、N位减法计数器减1逻辑门电路和2信道数据选择器；用于对输入时钟信号进行可编程减法计数。
N位寄存器和N位减法计数器减1逻辑门电路组成的减法计数器(3)，对输入时钟信号Fin进行同步减法计数，时钟下降沿有效，计数过程是从设置的计数值减到0；2信道数据选择器用于控制计数值，当计数器的当前计数值减到0时产生控制信号，控制2信道数据选择器选择置数信号，即锁存器中的当前值，对减法计数器同步置数，否则就选择当前计数状态值减1输出，此减法计数器为同步置数，因此减法计数器的计数值等于设置的分频值加1。
其中锁存器部分(1)包括N位锁存器，用于存储计数值，该计数值作为加法计数器(2)和减法计数器(3)的计数值，也就是该可编程分频器的分频值。
其中输出部分(4)主要包括相等比较逻辑电路2和1位输出寄存器，用于产生占空比为50％的分频信号输出。
其中输出部分(4)的相等比较逻辑电路2比较加法计数器(2)和减法计数器(3)的当前计数值，当两者相等时就产生进位信号，该进位信号经过1位输出寄存器的2分频就是分频器的分频输出。
对于传统的可编程分频器，由于一个触发器只能对一个有效沿进行操作，若经过M分频，则输入信号和输出信号的频率关系为Fout=FinM]]>当M为奇数时，输出信号的周期为Tout＝M×Tin输出信号占空比为Duty=M-12×M]]>
从上式可以看出，M为奇数时输出信号占空比不是50％，而是分频值M的函数。
为了得到较好的占空比，本发明采用了加法计数器和减法计数器分别对上升沿和下降沿进行操作，并且通过合理安排加法计数器和减法计数器的计数过程，以改善输出信号的占空比。
请再参照附图1，N位锁存器(1)用于存储N位分频值，也就是加法计数器(2)和减法计数器(3)的计数值。存储的信号可以作为减法计数器的置数信号送往减法计数器(3)的2信道数据选择器供选择；也送往加法计数器(2)的相等比较逻辑电路1，在加法计数器(2)中该值和加法计数器(2)的状态值进行比较产生加法计数器(2)中的2信道数据选择器的控制信号。
请再参照附图1，加法计数器(2)部分对输入时钟Fin进行可编程加法计数。N位寄存器(1)由同一个时钟同时驱动，上升沿有效；2信道数据选择器由一位控制信号控制，但是同时选中一组N位数据作为N位寄存器的数据端输入(如D触发器的输入端D)，即计数器的下一个计数状态值；相等比较逻辑电路1产生2信道数据选择器的控制信号，当计数器的当前计数状态值不等于锁存器的存储值，即设定的分频值时，计数器就进行加1的操作，状态值不断增加；一旦加法计数器的计数状态值增加到设定的计数值时，相等比较逻辑电路1就控制2信道数据选择器选择复位信号，即N位“0”作为计数器的下一个状态值，对计数器进行复位，重新开始计数。从计数过程可以看到，若设置的分频值为M，则对于周期为Tin的输入时钟信号，加法计数器的实际计数周期是Tout＝(M+1)×Tin请再参照附图1，减法计数器(3)部分对输入时钟Fin进行可编程减法计数。N位寄存器由同一个时钟同时驱动，下升沿有效；2信道数据选择器由一位控制信号控制，但是同时选择一组N位数据作为N位寄存器的数据端输入(如D触发器的输入端D)，即计数器的下一个计数状态值；与加法计数器(2)不同的是，寄存器的当前状态值直接控制2信道数据选择器的输出信号，当计数器的当前计数状态值不为“0”时就进行减1操作，状态值不断递减，一旦当前计数状态值为“0”就选择锁存器的存储值作为下一个状态值输入N为寄存器，重新从设置值开始减法计数。由于是同步置数，因此若设置的分频值为M，则对于周期为Tin的输入时钟信号，减法计数器(3)的实际计数周期是Tout＝(M+1)×Tin输出部分(4)利用加法计数器(2)和减法计数器(3)的当前计数状态值进行输出逻辑操作。相等比较逻辑电路2比较加法计数器(2)和减法计数器(3)的计数状态值，当两者相等时就产生一个高电平窄脉冲信号作为进位脉冲信号，该信号再作为1位输出寄存器的时钟输入信号；1位输出寄存器是一个固定的2分频器，检测到一个进位信号有效脉冲就翻转一次。加法计数器(2)和减法计数器(3)同时从最小值和最大值开始计数，当加法计数器(2)状态加到设置值的一半时减法计数器也减到设置值的一半，两者计数状态值相等，于是产生一个进位脉冲；随后计数器继续工作，加法计数器(2)继续加到最大值后复位为“0”，而减法计数器也减到“0”，两者又相等再产生一个进位脉冲；减法计数器(3)减到“0”后被置数，于是加法计数器(2)和减法计数器(3)再分别重新从最小值和最大值开始计数。由于加法计数器(2)对上升沿计数，而减法计数器对下降沿计数，加法计数器和减法计数器的相邻有效时钟沿信号相差半个时钟周期。在输出电路部分(4)，相等比较逻辑门电路2每个周期产生两个宽度为半个周期的时钟脉冲信号。对进位脉冲进行2分频就可得到占空比为50％的输出频率。值得注意的是，根据以上对加法计数器(2)和减法计数器(3)的分析，实际的分频值是设置值再加1。
加法计数器(2)中，当低位全部为1时当前位就需要进行翻转，即反相。利用这一特点，采用异或门构成的加法计数器加1逻辑门电路的内部电路结构请参照图2所示，每一个D触发器的输入端Di都是所有低位输出Qj(j＜i)的与信号和该位输出信号Qi的异或值(最低位D0是对Q0直接求反得到，如图2的最左边)。
相应的，减法计数器(3)中，当低位全部为0时当前位就需要进行翻转，即反相。利用这一特点，采用同或门构成的减法计数器(3)减1逻辑门电路的内部电路结构请参照图3所示，每一个D触发器的输入端Di都是所有低位输出Qj(j＜i)的或信号和该位输出信号Qi的同或值(最低位D0是对Q0直接求反得到，如图3的最左边)。
图4是电路实现逻辑功能仿真图(附图中完成7分频)，图中clk是输入时钟，F是设置的分频值，Q_up和Q_down分别是加法计数器和减法计数器的计数状态值，carry是进位脉冲信号，Vout是分频输出信号。
图5是可任意编程的分频器的方法，其具体步骤如下步骤1开始；步骤2存储分频值，即将分频值送入N位锁存器(1)，根据需要的不同可以采用并行或串行的输入；步骤3计数器计数，即在分频值稳定后，加法计数器(2)和减法计数器(3)同时分别从0和设置的分频值开始对输入时钟信号计数；步骤4判断进位信号是否为1，即输出部分(4)的相等比较逻辑电路2对加法计数器(2)和减法计数器(3)的当前计数值进行相等比较，若两者相等即进位信号为1则进入步骤5，否则返回步骤3继续计数；步骤5输出分频信号，即在进位信号为1，即进位信号的上升沿启动输出部分(4)的1位输出寄存器对进位信号分频得到有效输出方波信号；步骤6结束，电路分频一个轮回结束。
本文所发明的可编程分频器电路结构已经在一款高速锁相环中得到应用，实现了在7位可编程分频器中对任意分频值均可输出占空比为50％的方波信号。采用SMICO.18um工艺时，最高工作时钟频率可达1GHz。
权利要求
1.一种可任意编程的分频器电路，其特征在于，其中包括一N位锁存器一N位加法计数器；一N位减法计数器；一输出部分，对任意N位分频值均可输出占空比为50％的方波信号；N位锁存器存储的分频值分别送至N位加法计数器和N位减法计数器；N位加法计数器和N位减法计数器的当前计数值均连接至输出部分。
2.根据权利要求1所述的可任意编程的分频器电路，其特征在于，其中的加法计数器主要包括N位寄存器、N位加法计数器加1逻辑门电路、2信道数据选择器和相等比较逻辑电路，用于对输入时钟信号进行可编程加法计数。
3.根据权利要求2所述的可任意编程的分频器电路，其特征在于，N位寄存器和N位加法计数器加1逻辑门电路组成的加法计数器，对输入时钟信号Fin从0开始进行同步加法计数，时钟上升沿有效；2信道数据选择器选择输出寄存器的下一个计数状态值，若计数器的当前计数值等于设置的计数值时就选择复位信号“0”输出，否则当前计数值加1输出；相等比较逻辑电路1产生2信道数据选择器的控制信号，此加法计数器为同步复位，因此加法计数器的实际计数值等于锁存器存储的分频值加1。
4.根据权利要求1所述的可任意编程的分频器电路，其特征在于，其中减法计数器主要包括N位寄存器、N位减法计数器减1逻辑门电路和2信道数据选择器；用于对输入时钟信号进行可编程减法计数。
5.根据权利要求4所述的可任意编程的分频器电路，其特征在于，N位寄存器和N位减法计数器减1逻辑门电路组成的减法计数器，对输入时钟信号Fin进行同步减法计数，时钟下降沿有效，计数过程是从设置的计数值减到0；2信道数据选择器用于控制计数值，当计数器的当前计数值减到0时产生控制信号，控制2信道数据选择器选择置数信号，即锁存器中的当前值，对减法计数器同步置数，否则就选择当前计数状态值减1输出，此减法计数器为同步置数，因此减法计数器的计数值等于设置的分频值加1。
6.根据权利要求1所述的可任意编程的分频器电路，其特征在于，其中锁存器部分包括N位锁存器，用于存储计数值，该计数值作为加法计数器和减法计数器的计数值，也就是该可编程分频器的分频值。
7.根据权利要求1所述的可任意编程的分频器电路，其特征在于，其中输出部分主要包括相等比较逻辑电路2和1位输出寄存器，用于产生占空比为50％的分频信号输出。
8.根据权利要求1所述的一种可任意编程的分频器电路，其特征在于，其中输出部分的相等比较逻辑电路2比较加法计数器和减法计数器的当前计数值，当两者相等时就产生进位信号，该进位信号经过1位输出寄存器的2分频就是分频器的分频输出。
9.一种可任意编程的分频器的方法，其步骤如下步骤1开始；步骤2存储分频值，即将分频值送入N位锁存器，根据需要的不同可以采用并行或串行的输入；步骤3计数器计数，即在分频值稳定后，加法计数器和减法计数器同时分别从0和设置的分频值开始对输入时钟信号计数；步骤4判断进位信号是否为1，即输出部分的相等比较逻辑电路1对加法计数器和减法计数器的当前计数值进行相等比较，若两者相等即进位信号为1则进入步骤5，否则返回步骤3继续计数；步骤5输出分频信号，即在进位信号的上升沿启动输出部分的1位输出寄存器对进位信号分频得到有效输出方波信号；步骤6结束，电路分频一个轮回结束。
全文摘要
本发明涉及微电子学技术领域，一种保证输出信号占空比为50％的可编程分频器电路。包括N位锁存器；N位加法计数器；N位减法计数器和输出部分。方法步骤主要包括存储分频值、计数器计数、判断进位信号是否为1和输出分频信号等。这种电路可以作为一种IP核广泛应用于各种集成电路，实现可编程分频的目的。
文档编号H03K25/00GK1756079SQ20041008100
公开日2006年4月5日 申请日期2004年9月30日 优先权日2004年9月30日
发明者周红, 陈晓东 申请人:中国科学院微电子研究所