移位分频器电路的制作方法
【专利摘要】本发明公开了一种移位分频器电路，且为N分频的移位分频器电路，其中，N为大于或等于2的正整数，移位分频器电路包括反相器、N-1个寄存器及N-2个逻辑门器件；第N-1寄存器的输出端与反相器的输入端及各个逻辑门器件的一输入端连接，反相器的输出端分别与第1寄存器的输入端连接；各个逻辑门器件连接于第1寄存器至第N-1寄存器的输出端与输入端之间，且第1寄存器的输出端与第1逻辑门器件的另一输入端连接，第1逻辑门器件的输出端与第2寄存器的输入端连接，第N-2逻辑门器件的输出端与第N-1寄存器的输入端连接。本发明的移位分频器电路结构简单，在相同的分频需求下，所需的寄存器和逻辑门器件更少，而且在干扰过后可正常恢复分频。
【专利说明】移位分频器电路
【技术领域】
[0001]本发明涉及数字IC【技术领域】，更具体地涉及一种移位分频器电路。
【背景技术】
[0002]常见的分频器一般有两种:移位分频器和计数分频器。
[0003]计数分频器由于相位比移位分频器控制逻辑更加复杂，在高频设计中经常无法满足时序要求，因此常用于中低频时钟的分频器设计。而移位分频器逻辑比较简单，即使在高频设计中也能够满足时序要求，因此常用于高频时钟的分频器设计。但是，传统的移位分频器，分频后时钟的质量完全取决于寄存器组的初始状态和运行过程中的状态转换，一旦由于一些无法预料的原因导致状态错误，就会直接导致分频出现问题，甚至完全错误。
[0004]因此，针对上述问题有必要提供一种改进的移位分频器电路来克服上述缺陷。
【发明内容】
[0005]本发明的目的是提供一种移位分频器电路，本发明的移位分频器电路结构简单，在相同的分频需求下，所需的寄存器和逻辑门器件更少，而且在干扰过后可正常恢复分频。
[0006]为实现上述目的，本发明提供一种移位分频器电路，且为N分频的移位分频器电路，其中，N为大于或等于2的正整数，所述移位分频器电路包括反相器、N-1个寄存器及N-2个逻辑门器件；每个所述寄存器的复位端均与系统复位信号端连接，每个所述寄存器的时钟端与外部高频时钟输出端连接；所述第N-1寄存器的输出端分别与所述反相器的输入端及所述各个逻辑门器件的一输入端连接，所述反相器的输出端与所述第I寄存器的输入端连接；各个所述逻辑门器件连接于第I寄存器至第N-1寄存器的输出端与输入端之间，且第I寄存器的输出端与第I逻辑门器件的另一输入端连接，第I逻辑门器件的输出端与第2寄存器的输入端连接，第N-2寄存器的输出端与第N-1逻辑门器件的另一输入端连接，第N-2逻辑门器件的输出端与第N-1寄存器的输入端连接。
[0007]较佳地，所述第I寄存器至第N-2寄存器的输出端对输出信号逻辑取反后输入对应的门器件。
[0008]较佳地，当N等于2时，所述移位分频器包括反相器及I个寄存器，所述寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端与所述寄存器的输入端连接。
[0009]较佳地，所述逻辑门器件为与非门。
[0010]较佳地，所述逻辑门器件为或非门。
[0011]与现有技术相比，本实发明的移位分频器电路，由于包括反相器及N-2个逻辑门器件，使得实现N分频只需N-1个寄存器，简化了移位分频器的结构，便于实现；而且本发明的移位分频器电路的反相器在每一个时钟周期内均对第N-1个寄存器的输出进行反转，并输入给第I寄存器，同时第N-1个寄存器的输出直接输入至各个逻辑门器件，各个逻辑门器件将所述第N-1个寄存器的输出与前一个寄存器的输出进行逻辑运算后作为下一个寄存器的输入，从而当所述移位分频器的中间状态出现错误后，可在一定时间内恢复到正常，并在恢复后可保证分频比不变，提高了移位分频器电路的适用范围，减少了外部干扰对分频的影响。
[0012]通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明。【专利附图】
【附图说明】
[0013]图1为本发明移位分频器电路的第一实施例的电路结构图。
[0014]图2为图1所示移位分频器电路进行6分频的电路结构图。
[0015]图3为图2所示电路正常工作的时序图。
[0016]图4为图2所示电路受到干扰时工作的时序图。
[0017]图5为本发明移位分频器电路的第二实施例的电路结构图。
[0018]图6为图5所示移位分频器电路进行6分频的电路结构图。
[0019]图7为图6所示电路正常工作的时序图。
[0020]图8为图6所示电路受到干扰时工作的时序图。
[0021]图9为本 发明移位分频器电路的第三实施例的电路结构图。
【具体实施方式】
[0022]现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种移位分频器电路，本发明的移位分频器电路结构简单，在相同的分频需求下，所需的寄存器和逻辑门器件更少，而且在干扰过后可正常恢复分频。
[0023]本发明移位分频器电路的移位分频器为N分频的移位分频器，N为大于或等于2的正整数；所述移位分频器包括反相器、N-1个寄存器及N-2个逻辑门器件；每个所述寄存器的复位端均与系统复位信号端连接，每个所述寄存器的时钟端与外部高频时钟输出端连接；所述第N-1寄存器的输出端分别与所述反相器的输入端及所述各个逻辑门器件的一输入端连接，所述反相器的输出端与所述第I寄存器的输入端连接；各个所述逻辑门器件连接于第I寄存器至第N-1寄存器的输出端与输入端之间，且第I寄存器的输出端与第I逻辑门器件的另一输入端连接，第I逻辑门器件的输出端与第2寄存器的输入端连接，第N-2逻辑门器件的输出端与第N-1寄存器的输入端连接；且，在本发明的优选实施例中，所述第I寄存器至第N-2寄存器的输出端对输出信号逻辑取反后输入对应的门器件；从而所述第N-1寄存器的输出取反后直接作为第I寄存器的输入，且第2寄存器至第N-1寄存器的输入均为前一寄存器的输出取反后与第N-1寄存器的输出经逻辑器件进行逻辑运算的结果，如此，经历了 N个时钟脉冲后，第N-1寄存器总是能够让其它N-2个寄存器进入复位状态，完全恢复成初始状态。然后，再进行下一次N个状态的循环，使得即使有抖动发生，本发明的移位分频器电路也能恢复正常工作。
[0024]具体地，请参考图1至图4，描述本发明第一个实施例。如图1所示，本实施例的移位分频器电路的逻辑门器件为与非门，其包括反相器INV、N-1个寄存器(第I寄存器RE1、第2寄存器RE2……第N-1寄存器REN-1)及N-2个与非门(第I与非门NANDl、第2与非门NAND2……第N-2与非门NANDN-2)，N为所述移位分频器的分频比，且为大于或等于2的正整数；且D为各个所述寄存器的输入端，Q为各个所述寄存器的输出端，QN为各个所述寄存器的取反输出端，即所述QN端输出的信号为Q端输出信号的逻辑取反，后续各图中也相同。其中，每个所述寄存器的复位端RN均与系统复位信号端连接，系统复位信号端向每个寄存器的复位端的RN输入系统复位信号RSTN，以在初始阶段对移位分频器进行整体复位，即使各个寄存器全部置为“I”或“O”;每个所述寄存器的时钟端CK与外部高频时钟输出端连接，外部高频时钟输出端输出高频时钟CLK至每个寄存器的时钟端CK，以控制各个寄存器的运行。所述第N-1寄存器REN-1的输出端与所述反相器INV的输入端及各个与非门的一个输入端连接，所述反相器INV的输出端与所述第I寄存器REl的输入端连接，从而所述反相器INV将所述第N-1寄存器REN-1的输出端输出取反后输入至所述第I寄存器RE1，且所述第N-1寄存器REN-1的输出直接输入各个与非门。各个与非门连接于第I寄存器至第N-1寄存器的输入端与输出端之间，且第I寄存器REl的输出端与第I与非门NANDl的另一输入端连接，第N-2寄存器REN-2的输出端与第N-2与非门NANDN-2的另一输入端连接，第I与非门NANDl的输出端与第2寄存器RE2的输入端连接，第N-2与非门NANDN-2的输出端与第N-1寄存器REN-1的输入端连接。
[0025]当本实施例的移位寄存器电路工作时，每一个寄存器的初始状态都被置为“I”。每一个所述寄存器依次进行移位，且每个所述寄存器的输出与第N-1寄存器REN-1的输出经对应的与非门进行逻辑运算后输入下一个寄存器；即第N-1寄存器REN-1的Q端输出取反直接输入第一寄存器REl的输入端，第I寄存器REl的QN端输出与第N-1寄存器REN-1的Q端输出经第I与非门NANDl后输入第2寄存器RE2，第2寄存器RE2的QN端输出与第N-1寄存器REN-1的Q端输出经第2与非门NAND2后输入第3寄存器RE3，以此类推，直至第N-2寄存器REN-2的QN端输出与第N-1寄存器REN-1的Q端输出经第N-2与非门NANDN-2后输入第N-1寄存器REN-1。这样，经历了最多N-2个时钟脉冲后，第N-1寄存器REN-1总是能够让其它N-2个寄存器进入复位状态，完全恢复成初始状态。然后，再进行下一次N个状态的循环。这样，即使所述移位分频器的中间工作状态出现问题，也能在一段时间后恢复正常，从而保证分频器正常工作。其中，见图2，图2为本实施例的移位分频器电路进行6分频的电路结构图， 其正常工作时，输出的波形如图3所示，每个寄存器都是6分频时钟输出，占空比不一样，其中最中间寄存器(cyc[2])输出时钟占空比为1:1，从波形图中可以看出，寄存器值的状态分别为11111、11110、11100、11000、10000、00000，一直循环，从而产生分频时钟；而当移位分频器电路受到干扰时，如图4示标线Ml处，寄存器状态值本应为11100，但因异常情况被修改为10111，使得分频器进入错误状态，但几个时钟后，即在标线M2处，寄存器被复位，其状态值全恢复到I的正常状态，分频从此进入正常的分频状态，从异常状态下恢复回来。因此，即使发生了异常抖动，本实施例的分频器电路在几个时钟(最长需要N-2个时钟)后又可恢复到正常状态，保证了分频的正常进行。
[0026]请再参考图5-8描述本发明的第二实施例，如图5所示，本实施例的移位分频器电路与实施例1的差别仅在于，本实施例中的逻辑门器件为或非门(N0R1、N0R2……N0RN-2)，具体见图5。且，本实施例的移位寄器电路的工作过程与实施例1的差别仅在于，在本实施例中，所述系统复位信号RSTN将各个寄存器全部置为“0”，每个所述寄存器的输出与第N-1寄存器REN-1的Q端输出并经所述或非门进行逻辑运算后作为下一个寄存器的输入，同时，第N-1寄存器REN-1的Q端输出取反后直接作为第一寄存器REl的输入；这样，经历最多N-2个时钟脉冲后，第N-1寄存器REN-1总是能够让其它N-2个寄存器进入复位状态，完全恢复成初始状态；然后，再进行下一次N个状态的循环。这样，即使所述移位分频器的中间工作状态出现问题，也能在一段时间后恢复正常，从而保证分频器正常工作。具体，图6为本实施例的移位分频器进行6分频的电路结构图，其正常工作时输出的波形如图7所示，从波形图中可以看出，寄存器值的状态分别为00000、00001、00011、00111、01111、11111，一直循环，从而产生分频时钟；而当移位分频器电路受到干扰时，如图8示标线Ml处，寄存器状态值本应为111，但因异常情况被修改为110，使得分频器进入错误状态，但几个时钟后，即在标线M2处，寄存器被复位，其状态值全恢复到O的正常状态，分频从此进入正常的分频状态，从异常状态下恢复回来。
[0027]请再结合参考图9，图9所示为本发明移位分频器电路的一个特殊实施例，本实施例的移位分频器电路实现对高频时钟CLK的2分频，且本实施例与其它实施例的区别仅在于本实施例的移位分频器电路不包括逻辑门器件，其它均相同。具体地，本实施例的移位分频器电路包括反相器INV及寄存器RE1，各器件的具体连接关系见图9，不再细述。本实施例的移位分频器电路由于只一个寄存器，使得整个寄存器只存在两个状态，即为“0”、“1”；从而即使所述移位分频器电路的中间状态出现问题，也不会超出于这2个状态之外；因此本实施例的移位分频器电路不仅可正常地对高频时钟CLK进行2分频，而且其工作过程不会因中间状态的变化而发生异常。
[0028]以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。
【权利要求】
1.一种移位分频器电路，且为N分频的移位分频器电路，其特征在于，N为大于或等于2的正整数，所述移位分频器电路包括反相器、N-1个寄存器及N-2个逻辑门器件；每个所述寄存器的复位端均与系统复位信号端连接，每个所述寄存器的时钟端与外部高频时钟输出端连接；所述第N-1寄存器的输出端分别与所述反相器的输入端及所述各个逻辑门器件的一输入端连接，所述反相器的输出端与所述第I寄存器的输入端连接；各个所述逻辑门器件连接于第I寄存器至第N-1寄存器的输出端与输入端之间，且第I寄存器的输出端与第I逻辑门器件的另一输入端连接，第I逻辑门器件的输出端与第2寄存器的输入端连接，第N-2寄存器的输出端与第N-1逻辑门器件的另一输入端连接，第N-2逻辑门器件的输出端与第N-1寄存器的输入端连接。
2.如权利要求1所述的移位分频器电路，其特征在于，所述第I寄存器至第N-2寄存器的输出端对输出信号逻辑取反后输入对应的门器件。
3.如权利要求2所述的移位分频器电路，其特征在于，当N等于2时，所述移位分频器包括反相器及I个寄存器，所述寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端与所述寄存器的输入端连接。
4.如权利要求3所述的移位分频器电路，其特征在于，所述逻辑门器件为与非门。
5.如权利要求3所述的移位分频器电路，其特征在于，所述逻辑门器件为或非门。
【文档编号】H03K23/54GK103905034SQ201410119145
【公开日】2014年7月2日 申请日期:2014年3月27日 优先权日:2014年3月27日
【发明者】张国 申请人:四川和芯微电子股份有限公司