电平移位器和高电压逻辑电路的制作方法
【专利摘要】本发明描述用具有相对于输入信号和输出信号的电压摆动来说为低的击穿电压的MOS晶体管所实施的电平移位器和高电压逻辑电路。在示范性设计中，电平移位器(102)包含驱动器电路(110)和锁存器(140)。所述驱动器电路接收具有第一电压范围的输入信号(Vinp、Vinn)，并提供具有第二电压范围的驱动信号(Vdrp、Vdrn)。所述第一电压范围和所述第二电压范围可涵盖正电压和负电压，或不同范围的正电压。所述锁存器接收所述驱动信号，并提供具有所述第二电压范围的输出信号(Voutp、Voutn)。所述驱动器电路可基于所述输入信号而产生具有全电压范围的控制信号(Vctrip、Vctrin)，且可接着基于所述控制信号而产生所述驱动信号。所述电平移位器可用以实施高电压逻辑电路。
【专利说明】电平移位器和高电压逻辑电路
[0001]分案申请
[0002]本发明专利申请是申请日为2010年7月22日，申请号为201080032880.0，以及发明名称为“电平移位器和高电压逻辑电路”的发明专利申请案的分案申请。
[0003]依据35U.S.C.§ 119的优先权主张
[0004]本专利申请案主张2009年7月22日申请的题为“电平移位器控制方法(LEVEL-SHIFTER CONTROL METHODOLOGY) ”的第61/227，730号美国临时申请案的优先权，所述申请案已让与给其受让人，且以引用的方式明确地并入本文中。
【技术领域】[0005]本发明一股来说涉及电子装置，且更具体来说涉及电平移位器和逻辑电路。
【背景技术】
[0006]电平移位器为接收具有第一电压范围的数字输入信号并提供具有不同于第一电压范围的第二电压范围的数字输出信号的电路。逻辑电路为接收一个或一个以上数字输入信号，对所述数字输入信号执行特定逻辑功能并提供一个或一个以上数字输出信号的电路。数字信号在任一给定时刻具有多个(通常，两个)可能逻辑值中的一者。举例来说，数字信号可具有针对逻辑高电平的高电压电平或针对逻辑低电平的低电压电平(例如，零伏特(OV))。
[0007]电平移位器或逻辑电路可通过金属氧化物半导体(MOS)晶体管来实施以获得小的大小和低功率耗散。MOS晶体管可能无法处置全电压范围，所述全电压范围可涵盖第一电压范围与第二电压范围两者。举例来说，全电压范围可超过MOS晶体管的击穿电压。可能需要通过具有小于全电压范围的击穿电压的MOS晶体管来实施电平移位器和逻辑电路。
【发明内容】
【专利附图】
【附图说明】
[0008]图1A和IB展示电平移位器的两个示范性设计。
[0009]图2展示通过以全电压范围操作的MOS晶体管实施的电平移位器。
[0010]图3和4展示通过以减小的电压范围操作的MOS晶体管实施的电平移位器的示范性设计。
[0011]图5展示用于正电压范围的电平移位器的示范性设计。
[0012]图6展示高电压逻辑电路的示范性设计。
[0013]图7展示无线通信装置的示范性设计。
[0014]图8展示用于执行电平移位的过程的示范性设计。
[0015]图9展示用于产生信号的过程的示范性设计。【具体实施方式】
[0016]词语“示范性”在本文中用以意谓“充当实例、例子或说明”。本文中被描述为“示范性”的任一设计未必被解释为比其它设计优选或有利。
[0017]本文中描述通过具有某击穿电压的MOS晶体管实施的电平移位器和高电压逻辑电路，所述击穿电压可能小于数字输入和输出信号的全电压范围。电平移位器和高电压逻辑电路可用于各种应用，例如，用于数字电路与模拟电路之间的接口电路、用于接通或切断开关的控制电路等等。
[0018]图1A展示电平移位器100的示范性设计的框图。在此示范性设计中，电平移位器100包含耦合到锁存器140的驱动器电路110。驱动器电路110接收包括具有第一电压范围的Vinp和Vinn信号的差动数字输入信号。驱动器电路110提供包括具有第二电压范围的Vdrp和Vdrn信号的差动数字驱动信号，所述第二电压范围不同于所述第一电压范围。锁存器140接收所述差动驱动信号，并提供包括具有所述第二电压范围的Voutp和Voutn信号的差动数字输出信号。驱动器电路110和锁存器140可如下文描述股实施。
[0019]图1B展示电平移位器102的示范性设计的框图。在此示范性设计中，电平移位器102包含全部串联耦合的控制信号产生器120、锁存器驱动器130和锁存器140。控制信号产生器120和锁存器驱动器130为图1A中的驱动器电路110的部分。
[0020]控制信号产生器120接收包括具有第一电压范围的Vinp和Vinn信号的差动数字输入信号。控制信号产生器120提供包括具有全电压范围的Vctrlp和Vctrln信号的差动数字控制信号。锁存器驱动器130接收所述差动控制信号，且提供包括具有第二电压范围的Vdrp和Vdrn信号的差动数字驱动信号。锁存器140接收所述差动驱动信号，并提供包括具有第二电压范围的Voutp和Voutn信号的差动数字输出信号。控制信号产生器120和锁存器驱动器130可如下文所描述股实施。
[0021]在图1A和IB中，第一电压范围可涵盖Vinp和Vinn信号的电压范围。第二电压范围可涵盖Voutp和Voutn信号的电压范围。全电压范围可涵盖第一电压范围与第二电压范围两者。在示范性设计中，第一电压范围与第二电压范围不重叠。举例来说，第一电压范围可涵盖电路接地(OV)到正电源电压(Vdd)，第二电压范围可涵盖OV到负电源电压(Vss)，且全电压范围可涵盖Vss到Vdd。作为另一实例，第一电压范围可涵盖OV到第一正电源电压(Vddl)，第二电压范围可涵盖Vddl到第二正电源电压(Vdd2)，且全电压范围可涵盖OV到Vdd2，其中Vdd2大于Vddl。在另一示范性设计中，第一电压范围可部分地重叠第二电压范围。
[0022]图2展示通过以全电压范围操作的MOS晶体管实施的电路104的示意图。电路104包含耦合到锁存器140a的驱动器电路110a。驱动器电路IlOa包含两个P沟道MOS (PMOS)晶体管222和224，所述晶体管可提供具有从Nss到Vhigh的电压范围的Vdrp和Vdrn信号，其中Vhigh可等于Vdd或电路接地(OV)。PMOS晶体管222使其源极耦合到Vhigh，使其栅极接收Vinp信号，且使其漏极提供Vdrp信号。PMOS晶体管224使其源极耦合到Vhigh，使其栅极接收Vinn信号，且使其漏极提供Vdrn信号。
[0023]锁存器140a包含一对交叉稱合在一起的反相器150和160。反相器150包含以堆叠配置耦合的N沟道MOS (NMOS)晶体管152和PMOS晶体管154。NMOS晶体管152使其源极耦合到Vss，使其栅极耦合到PMOS晶体管154的栅极，且使其漏极耦合到PMOS晶体管154的漏极。PMOS晶体管154的源极耦合到Vhigh。MOS晶体管152和154的栅极形成反相器150的输入，其接收Vdrp信号。MOS晶体管152和154的漏极形成反相器150的输出，其提供Voutp信号。反相器160包含以堆叠配置耦合的NMOS晶体管162和PMOS晶体管164。NMOS晶体管162使其源极耦合到Vss，使其栅极耦合到PMOS晶体管164的栅极，且使其漏极耦合到PMOS晶体管164的漏极。PMOS晶体管164的源极耦合到Vhigh。MOS晶体管162和164的栅极形成反相器160的输入，其接收Vdrn信号。MOS晶体管162和164的漏极形成反相器160的输出，其提供Voutn信号。反相器150的输入稱合到反相器160的输出，且反相器150的输出稱合到反相器160的输入。
[0024]锁存器140a操作如下。当Vdrp信号处于逻辑高电平(例如，Vhigh)时，NMOS晶体管152接通，PMOS晶体管154切断，且Voutp信号处于逻辑低电平(例如，Vss)。Vdrn信号处于逻辑低电平，NMOS晶体管162切断，PMOS晶体管164接通，且Voutn信号处于逻辑高电平。相反，当Vdrp信号处于逻辑低电平时，NMOS晶体管152切断，PMOS晶体管154接通，且Voutp信号处于逻辑高电平。Vdrn信号处于逻辑高电平，NMOS晶体管162接通，PMOS晶体管164切断，且Voutn信号处于逻辑低电平。反相器150和160作为可在稳定状态期间存储逻辑值的反馈电路而操作。Vdrp和Vdrn信号可将新逻辑值写入到锁存器140a中。
[0025]驱动器电路IlOa接收Vinp和Vinn信号，并产生Vdrp和Vdrn信号。当Vinp信号处于逻辑低电平(例如，Vss)且Vinn信号处于逻辑高电平(例如，Vhigh)时，PMOS晶体管222接通，Vdrp信号处于逻辑高电平，PMOS晶体管224切断，且Vdrn信号处于逻辑低电平。相反，当Vinp信号处于逻辑高电平且Vinn信号处于逻辑低电平时，PMOS晶体管222切断，Vdrp信号处于逻辑低电平，PMOS晶体管224接通，且Vdrn信号处于逻辑高电平。Vinp和Vinn信号应小于或等于Vhigh-1 Vthp I，以便接通PMOS晶体管222和224，其中Vthp为PMOS晶体管222和224的阈值电压。Vinp和Vinn信号应大于或等于Vhigh，以便切断PMOS晶体管222和224。输入电压范围与输出电压范围应重叠约等于PMOS晶体管222和224的阈值电压的电压。
[0026]在图2中所示的示范性设计中，PMOS晶体管222和224在Vss到Vhigh的电压范围之间操作，且具有大于此电压范围的击穿电压。可能需要用具有小于Vss到Vdd的全电压范围的击穿电压的MOS晶体管来实施PMOS晶体管222和224。举例来说，PMOS晶体管222和224可用具有较小击穿电压且源极耦合到电路接地而非Vdd的PMOS晶体管来实施。Vinp和Vinn信号(其可具有OV到Vdd的电压范围)继而将能够切断这些PMOS晶体管，但将不能够接通PMOS晶体管。或者，PMOS晶体管222和224可由具有较小击穿电压且漏极耦合到电路接地的NMOS晶体管来替代。Vinp和Vinn信号继而将能够接通这些NMOS晶体管，但将不能够切断NMOS晶体管。
[0027]在一方面中，电平移位器可包含驱动器电路，所述驱动器电路可接收具有第一电压范围的输入信号并产生具有第二电压范围的驱动信号。所述驱动器电路可通过以第一电压范围或第二电压范围(而非全电压范围)操作的MOS晶体管来实施，以避免超过击穿电压。
[0028]图3展示通过以非重叠电压范围操作的MOS晶体管实施的电平移位器106的示意图。电平移位器106包含耦合到锁存器140a的驱动器电路110b，其为图1A中的驱动器电路110和锁存器140的示范性设计。锁存器140a包含如上文针对图2所描述而耦合的两个反相器150和160。
[0029]在图3中所示的示范性设计中，驱动器电路IlOb包含四个反相器312、314、316和318以及两个NMOS晶体管322和324。反相器312接收Vinp信号，并输出第一中间信号Vintp0反相器314使其输入耦合到电路接地，且使其输出提供第一控制信号Vctrlp。反相器314从Vintp信号接收其较高供应电压，且从Vdrp信号接收其较低供应电压。NMOS晶体管322使其漏极耦合到电路接地，使其栅极接收来自反相器314的Vctrlp信号，且使其源极提供Vdrp信号。反相器316接收Vinn信号，并输出第二中间信号Vintn。反相器318使其输入耦合到电路接地，且使其输出提供第二控制信号Vctrln。反相器318从Vintn信号接收其较高供应电压，且从Vdrn信号接收其较低供应电压。NMOS晶体管324使其漏极耦合到电路接地，使其栅极接收来自反相器318的Vctrln信号，且使其源极提供Vdrn信号。
[0030]反相器312、314、316和318可为图1B中的控制信号产生器120的部分。NMOS晶体管322和324可为图1B中的锁存器驱动器130的部分。反相器312和316在第一电压范围之间操作，并接收用于较高供应电压的Vdd和用于较低供应电压的电路接地。反相器314和318在任一给定时刻在第一电压范围或第二电压范围之间操作。取决于Vinp信号的逻辑值，反相器314可在第一电压范围之间操作且反相器318可在第二电压范围之间操作，或反相器314可在第二电压范围之间操作且反相器318可在第一电压范围之间操作。
[0031]图4展不电平移位器106的不意图，其中反相器312、314、316和318中的每一者是通过一对MOS晶体管来实施。明确地说，反相器312是通过在电路接地与Vdd之间操作的NMOS晶体管412和PMOS晶体管414来实施。反相器314是通过在Vintp信号与Vdrp信号之间操作的NMOS晶体管422和PMOS晶体管424来实施。反相器316是通过在电路接地与Vdd之间操作的NMOS晶体管432和PMOS晶体管434来实施。反相器318是通过在Vintn信号与Vdrn信号之间操作的NMOS晶体管442和PMOS晶体管444来实施。
[0032]图4还展示Vdd = 1.8V、Vss = _2V、Vinp信号处于逻辑高电平且Vinn信号处于逻辑低电平的状况。电平移位器106操作如下。Vinn信号的逻辑低电平(OV)将反相器316的输出设定为1.8V。反相器318中的PMOS晶体管444观测到其栅极处的OV和其源极处的1.8V, PMOS晶体管444接通且将反相器318的输出升高到1.8V。NMOS晶体管324使其漏极耦合到0V，通过其栅极处的1.8V而接通，且在Vdrn信号上提供0V。在锁存器140a中，NMOS晶体管162接通且PMOS晶体管164通过Vdrn信号上的OV而切断。NMOS晶体管162在Voutn信号上提供-2V。在互补侧上，Vinp信号的逻辑高电平(1.8V)将反相器312的输出设定为0V。反相器314中的NMOS晶体管422观测到其栅极处的OV和其源极处的Vdrp信号上的-2V，NMOS晶体管422接通且将反相器314的输出拉到_2V。Vdrp信号归因于锁存器140a中的NMOS晶体管162接通而处于_2V。NMOS晶体管322的栅极与源极通过反相器314中的NMOS晶体管422接通而短路。在锁存器140a中，NMOS晶体管152切断，且PMOS晶体管154通过Vdrp信号上的-2V而接通。PMOS晶体管154在Voutp信号上提供0V。
[0033]在稳定状态期间，锁存器106中的MOS晶体管观测到2V的最大漏极到源极电压。在Vinp信号的低电平到高电平转变或高电平到低电平转变期间，短电压尖峰可能分别跨反相器314和318中的NMOS晶体管422和442而发生。此电压尖峰可达Vdd-Vss，或图4中所示的实例中的3.8V。此电压尖峰可通过以下方式减轻:(i)在反相器314中的NMOS晶体管322的源极与NMOS晶体管422的源极之间添加电阻器；以及(ii)在反相器318中的NMOS晶体管324的源极与NMOS晶体管442的源极之间添加电阻器。
[0034]反相器314和318中的NMOS晶体管422和442可分别以合适大小来设计以确保电平移位器106的恰当操作。NMOS晶体管422切断NMOS晶体管322，且NMOS晶体管442切断NMOS晶体管324。若NMOS晶体管422和442的接通状态过强，则NMOS晶体管322和324可能不会容易地从其切断状态(其中源极受缚于栅极)拉出。NMOS晶体管422和442的大小可经选择，使得其接通状态不会过强，以使得NMOS晶体管322和324可较容易地从切断状态拉出。
[0035]图5展不电平移位器108的不意图,其中输入和输出信号具有正电压范围。电平移位器108接收包括具有OV到Vddl的第一电压范围的Vinp和Vinn信号的差动输入信号。电平移位器108提供包括具有Vddl到Vdd2的第二电压范围的Voutp和Voutn信号的差动输出信号，其中Vdd2 > Vddl。
[0036]电平移位器108包含耦合到锁存器140c的驱动器电路110c，其为图1A中的驱动器电路110和锁存器140的另一示范性设计。驱动器电路IlOc包含四个反相器512、514、516和518以及两个PMOS晶体管522和524。反相器512接收Vinp信号并输出第一中间信号Vintp。反相器514使其输入耦合到Vddl，且使其输出提供第一控制信号Vctrlp。反相器514从Vdrp信号接收其较高供应电压，且从Vintp信号接收其较低供应电压。PMOS晶体管522使其漏极耦合到Vddl，使其栅极接收来自反相器514的Vctrlp信号，且使其源极提供Vdrp信号。反相器516接收Vinn信号，并输出第二中间信号Vintn。反相器518使其输入耦合到Vddl，且使其输出提供第二控制信号Vctrln。反相器518从Vdrn信号接收其较高供应电压，且从Vintn信号接收其较低供应电压。PMOS晶体管524使其漏极耦合到Vddl、使其栅极接收来自反相器518的Vctrln信号，以及使其源极提供Vdrn信号。
[0037]反相器512、514、516和518可为图1B中的控制信号产生器120的部分。PMOS晶体管522和524可为图1B中的锁存器驱动器130的部分。反相器512和516在第一电压范围之间操作，并接收用于较高供应电压的Vdd和用于较低供应电压的0V。反相器514和518在任一给定时刻在第一电压范围或第二电压范围之间操作。取决于Vinp信号的逻辑值，反相器514可在第一电压范围之间操作，且反相器518可在第二电压范围之间操作，或反相器514可在第二电压范围之间操作，且反相器518可在第一电压范围之间操作。
[0038]锁存器140c包含两个反相器550和560，其通过NMOS晶体管552和562以及PMOS晶体管554和564来实施，NMOS晶体管552和562与PMOS晶体管554和564是以类似于图2中的NMOS晶体管152和162以及PMOS晶体管154和164的方式(除其供电连接外)耦合。PMOS晶体管554和564使其源极耦合到Vdd2，且NMOS晶体管552和562使其源极耦合到Vddl。驱动器电路IlOc和锁存器140c以与图3中的驱动器电路IlOb和锁存器140a互补的方式操作。
[0039]本文中所描述的电平移位器可用以实施高电压逻辑电路。高电压逻辑电路为可处置具有比用以实施逻辑电路的MOS晶体管的击穿电压大的电压范围的数字输入和/或输出信号的逻辑电路。
[0040]图6展示高电压逻辑电路600的示范性设计的示意图，高电压逻辑电路600可能能够实施任何逻辑功能。逻辑电路600接收具有OV到Vdd的第一电压范围的K个输入信号(Vinl到VinK)，其中K可为I或更大。逻辑电路600对K个输入信号实施所要逻辑功能，且提供具有从Vss到Vdd的全电压范围的输出信号Vout。全电压范围涵盖第一电压范围与从OV到Vss的第二电压范围两者。
[0041]在图6中所示的示范性设计中，逻辑电路600包含电平移位器610、第一处理电路620a、第二处理电路620b和输出电路650。电平移位器610在全电压范围之间操作。第一处理电路620a包含在第一电压范围之间操作的逻辑电路630a和延迟电路640a。第二处理电路620b包含在第二电压范围之间操作的逻辑电路630b和延迟电路640b。输出电路650在任一给定时刻在第一电压范围或第二电压范围之间操作。
[0042]电平移位器610接收具有第一电压范围的K个输入信号，并提供具有第二电压范围的K个经电平移位的信号(Vshiftedl到VshiftedK)。电平移位器610可通过图3中的K个电平移位器106来实施,每一输入信号一个电平移位器106。每一电平移位器106可接收具有第一电压范围的相应输入信号，并可提供具有第二电压范围的对应经电平移位的信号。
[0043]在第一处理电路620a中，逻辑电路630a接收具有第一电压范围的K个输入信号，对所述K个输入信号实施所要逻辑功能，并提供其输出到延迟电路640a。逻辑电路630a可通过反相器、逻辑门和/或其它逻辑组件来实施。延迟电路640a对来自逻辑电路630a的输出信号操作，且提供具有第一电压范围的第一中间信号Vtop。延迟电路640a可通过串联耦合的偶数个反相器来实施。这些反相器可通过合适尺寸的MOS晶体管来实施以获得Vtop信号的所要延迟、低电平到高电平转变和高电平到低电平转变，以便避免切换期间在输出电路650中的电压尖峰。
[0044]在第二处理电路620b中，逻辑电路630b接收具有第二电压范围的K个经电平移位的信号，对所述K个经电平移位的信号实施所要逻辑功能，并提供其输出到延迟电路640b。逻辑电路630b可通过反相器、逻辑门和/或其它逻辑组件以类似于逻辑电路630a的方式来实施。延迟电路640b对来自逻辑电路630b的输出信号操作，并提供具有第二电压范围的第二中间信号Vbot。延迟电路640b可以用串联耦合的偶数个反相器来实施。这些反相器可通过合适尺寸的MOS晶体管来实施以获得Vbot信号的所要延迟和转变，以便避免切换期间在输出电路650中的电压尖峰。还可省略延迟电路640a和640b。在此状况下，可通过选择合适尺寸用于逻辑电路630a和630b中的MOS晶体管来达成所要延迟和转变。
[0045]在图6中所示的示范性设计中，输出电路650包含NMOS晶体管652和PMOS晶体管654。NMOS晶体管652使其栅极耦合到电路接地，使其源极接收来自延迟电路640b的Vbot信号，且使其漏极提供Vout信号。PMOS晶体管654使其栅极耦合到电路接地，使其源极接收来自延迟电路640a的Vtop信号，且使其漏极耦合到NMOS晶体管652的漏极。
[0046]如图6中所示，输出电路650是通过反相器来实施，所述反相器使其输入连接到电路接地，且其较高和较低供应电压分别由Vtop和Vbot信号提供。Vtop和Vbot信号具有相同逻辑值，但具有不同的电压范围。对于逻辑高电平输出，Vtop信号处于Vdd，且Vbot信号处于0V。在此状况下，NMOS晶体管652切断，PMOS晶体管654接通，且Vout信号被设定为Vdd。相反,对于逻辑低电平输出，Vtop信号处于0V,且Vbot信号处于Vss。在此状况下，NMOS晶体管652接通，PMOS晶体管654切断，且Vout信号被设定为Vss。Vout信号因而具有全电压范围，即使MOS晶体管652和654在任一给定时刻仅观测到第一电压范围或第二电压范围也如此。[0047]虽然图6中未展示，但另一电平移位器可用于顶部路径，且可接收具有第一电压范围的K个输入信号且提供具有第三电压范围的K个经电平移位的信号。第一处理电路620a中的逻辑电路630a和延迟电路640a继而可在第三电压范围之间操作。输出电路650可在任一给定时刻在第二电压范围或第三电压范围之间操作。
[0048]第一电压范围和第二电压范围可各自小于用以实施逻辑电路600的MOS晶体管的击穿电压。全电压范围可大于用以实施输出电路650的MOS晶体管的击穿电压。然而，这些MOS晶体管在任一给定时刻仅观测到第一电压范围或第二电压范围，即使Vout信号可使全电压范围摆动也如此。
[0049]本文中所描述的电平移位器和高电压逻辑电路可用于各种电子装置，例如无线通信装置、蜂窝式电话、个人数字助理(roA)、手持型装置、无线调制解调器、膝上型计算机、无绳电话、广播接收器、蓝牙装置、消费型电子装置等等。下文描述电平移位器和/或高电压逻辑电路在无线通信装置(其可为蜂窝式电话或某一其它装置)中的使用。
[0050]图7展示无线通信装置700的示范性设计的框图。在此示范性设计中，无线装置700包含数字部分710和收发器720。收发器720包含支持双向通信的传输器730和接收器 740。
[0051]在数字部分710中，处理器/控制器712可执行用于无线装置700的各种功能，例如，处理正传输或接收的数据。存储器714可存储用于处理器/控制器712的程序代码和数据。电平移位器和/或高电压逻辑电路716可(例如)从处理器/控制器712和/或其它电路块接收输入信号，并可产生输出信号。数字部分710还可包含其它模块、处理器、存储器等。
[0052]在传输路径中，数字部分710可处理(例如，编码和调制)待传输的数据，并提供输出基带信号到传输器730。在传输器730中，升频转换器电路732可处理(例如，放大、滤波和升频转换)所述输出基带信号并提供经升频转换的信号。功率放大器(PA)模块734可放大经升频转换的信号以获得所要输出功率电平，并提供输出射频(RF)信号，所述输出射频(RF)信号可经由开关/双工器736而投送并经由天线738来传输。
[0053]在接收路径中，天线738可接收由基站和/或其它传输器台传输的RF信号，且可提供所接收的RF信号，所述所接收的RF信号可经由开关/双工器736而投送并提供到接收器740。在接收器740中，前端模块742可处理(例如，放大和滤波)所接收的RF信号，并提供经放大的RF信号。降频转换器电路744可进一步处理(例如，降频转换、滤波和放大)经放大的RF信号并提供输入基带信号到数字部分710。数字部分710可进一步处理(例如，数字化、解调制和解码)输入基带信号以恢复所传输的数据。
[0054]电平移位器和/或高电压逻辑电路750可接收来自数字部分710的输入信号，并可产生用于升频转换器电路732、PA模块734、开关/双工器736、前端模块742和/或降频转换器电路744的输出信号。举例来说，电平移位器和/或高电压逻辑电路750可产生用于开关和/或PA模块734和开关/双工器736内的其它电路组件的控制信号。
[0055]在示范性设计中，设备(例如，集成电路、电子单元、无线装置等)可包含电平移位器，所述电平移位器包括耦合到锁存器的驱动器电路，例如，如图1A中所示。驱动器电路可接收具有第一电压范围的输入信号，且可提供具有不同于第一电压范围的第二电压范围的驱动信号。锁存器可接收所述驱动信号，并提供具有第二电压范围的输出信号。在示范性设计中，驱动器电路可包括耦合到锁存器驱动器的控制信号产生器，例如，如图1B中所示。控制信号产生器可接收输入信号，并提供具有大于第一电压范围和第二电压范围中的每一者的第三/全电压范围的控制信号。锁存器驱动器可接收所述控制信号并提供驱动信号。所述输入信号可为包括Vinp和Vinn信号的差动信号。所述驱动信号可为包括Vdrp和Vdrn信号的另一差动信号。
[0056]在示范性设计中，驱动器电路可包括四个反相器和两个MOS晶体管，例如，如图3或5中所示。第一反相器(例如，图3中的反相器312)可接收Vinp信号，并提供第一中间信号Vintp。第二反相器(例如，反相器314)可耦合到第一反相器，且可接收所述第一中间信号并提供第一控制信号Vctrlp。第一 MOS晶体管(例如，NMOS晶体管322)可耦合到所述第二反相器，且可接收第一控制信号并提供Vdrp信号。第三反相器(例如，反相器316)可接收Vinn信号，并提供第二中间信号Vintn。第四反相器(例如，反相器318)可耦合到第三反相器，且可接收第二中间信号并提供第二控制信号Vctrln。第二 MOS晶体管(例如，NMOS晶体管324)可耦合到所述第四反相器，且可接收所述第二控制信号并提供Vdrn信号。
[0057]在示范性设计中，第一反相器和第三反相器可各自在第一电压范围之间操作。第二反相器和第四反相器可各自取决于输入信号的逻辑值而在第一电压范围或第二电压范围之间操作。第二反相器可将Vintp信号和Vdrp信号作为供应电压接收。第四反相器可将Vintn信号和Vdrn信号作为供应电压接收。当输入信号具有第一逻辑值时，第二反相器可在第一电压范围之间操作，且可向Vctrlp信号提供第一电压(例如，Vdd)。当输入信号具有第二逻辑值时，第二反相器可在第二电压范围之间操作，且可向Vctrlp信号提供第二电压(例如，Vss)。第三电压范围可由第一电压和第二电压来界定。
[0058]在示范性设计中，第一 MOS晶体管和第二 MOS晶体管可为NMOS晶体管，所述NMOS晶体管使其漏极耦合到第二电压范围的高电压，且分别使其源极提供Vdrp和Vdrn信号，(例如)如图3中所示。在另一示范性设计中，第一MOS晶体管和第二MOS晶体管可为PMOS晶体管，所述PMOS晶体管使其漏极耦合到第二电压范围的低电压，且分别使其源极提供Vdrp和Vdrn信号，(例如)如图5中所示。
[0059]在示范性设计中，第一电压范围可与第二电压范围不重叠。第一电压范围可涵盖正电压的范围，且第二电压范围可涵盖负电压的范围。或者，第一电压范围可涵盖正电压的第一范围，且第二电压范围可涵盖不同于正电压的第一范围的正电压的第二范围。驱动器电路和锁存器可通过具有可大于第一电压范围和第二电压范围中的每一者但小于第三电压范围的击穿电压的MOS晶体管来实施。
[0060]图8展示用于执行电平移位的过程800的示范性设计。可接收具有第一电压范围的输入信号(框812)。可基于输入信号而产生具有第二电压范围的驱动信号(框814)。所述第二电压范围可不同于所述第一电压范围。可锁存所述驱动信号以获得具有第二电压范围的输出信号(框816)。
[0061]在框814的示范性设计中，可基于输入信号而产生具有第三/全电压范围的控制信号。第三电压范围可大于第一电压范围和第二电压范围中的每一者。可接着基于控制信号而产生驱动信号。
[0062]输入信号可为包括Vinp和Vinn信号的差动信号，且驱动信号可为包括Vdrp和Vdrn信号的另一差动信号。在框814的示范性设计中，可基于Vinp信号而(例如，通过第一反相器)产生第一中间信号。可基于所述第一中间信号而(例如，通过第二反相器)产生第一控制信号。可基于所述第一控制信号而(例如，通过第一 MOS晶体管)产生Vdrp信号。可基于Vinn信号而(例如，通过第三反相器)产生第二中间信号。可基于所述第二中间信号而(例如，通过第四反相器)产生第二控制信号。可基于所述第二控制信号而(例如，通过第二 MOS晶体管)产生Vdrn信号。
[0063]在另一示范性设计中，设备(例如，集成电路、电子单元、无线装置等)可包含高电压逻辑电路，所述高电压逻辑电路包括电平移位器、第一和第二电路以及输出电路，(例如)如图6中所示。电平移位器可接收具有第一电压范围的至少一个输入信号，且可提供具有第二电压范围的至少一个经电平移位的信号。所述第一电路可基于逻辑功能来处理所述至少一个输入信号，且可提供具有第一电压范围的第一中间信号。所述第二电路可基于所述逻辑功能而处理所述至少一个经电平移位的信号，且可提供具有第二电压范围的第二中间信号。输出电路可接收所述第一中间信号和第二中间信号，且可提供具有大于所述第一电压范围和所述第二电压范围中的每一者的第三电压范围的输出信号。
[0064]在示范性设计中，电平移位器可包括耦合到至少一个锁存器的至少一个驱动器电路，例如，用于每一输入信号的驱动器电路和锁存器的集合。所述至少一个驱动器电路可接收至少一个输入信号，且可提供具有第二电压范围的至少一个驱动信号。所述至少一个锁存器可接收所述至少一个驱动信号，且可提供至少一个经电平移位的信号。第一电路可包括(i)用以接收所述至少一个输入信号并基于逻辑功能处理所述至少一个输入信号的第一逻辑电路，以及(ii)用以获得第一中间信号的目标延迟和转变的第一延迟电路。第二电路可包括(i)用以接收所述至少一个经电平移位的信号并基于逻辑功能处理所述至少一个经电平移位的信号的第二逻辑电路，以及(ii)用以获得第二中间信号的目标延迟和转变的第二延迟电路。所述第一电路和/或所述第二电路也可排除延迟电路。输出电路可包括PMOS晶体管和NMOS晶体管，所述晶体管可如图6中所不股I禹合。
[0065]图9展示用于产生具有较大电压摆动的信号的过程900的示范性设计。可电平移位具有第一电压范围的至少一个输入信号以获得具有第二电压范围的至少一个经电平移位的信号(框912)。可基于逻辑功能来处理所述至少一个输入信号以获得具有第一电压范围的第一中间信号(框914)。可基于所述逻辑功能处理所述至少一个经电平移位的信号以获得具有第二电压范围的第二中间信号(框916)。可基于第一中间信号和第二中间信号产生具有第三/全电压范围的输出信号(框918)。所述第三电压范围可大于所述第一电压范围和所述第二电压范围中的每一者。
[0066]本文中所描述的电平移位器和高电压逻辑电路可实施于1C、模拟1C、RFIC(RFIC)、混频信号1C、专用集成电路(ASIC)、印刷电路板(PCB)、电子装置等上。电平移位器和高电压逻辑电路也可通过例如互补金属氧化物半导体(CMOS)、NMOS、PMOS、双极结晶体管(BJT)、双极CMOS (BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)等各种IC工艺技术来制造。
[0067]实施本文中所描述的电平移位器和/或高电压逻辑电路的设备可为独立装置或可为较大装置的部分。装置可为(i)独立1C、(ii)可包含用于存储数据和/或指令的存储器IC的一个或一个以上IC的集合、(iii)例如RF接收器(RFR)或RF传输器/接收器(RTR)等RFIC、(iv)例如移动台调制解调器(MSM)等ASIC、(v)可嵌入于其它装置内的模块、(vi)接收器、蜂窝式电话、无线装置、手机或移动单元、(vii)等等。[0068]在一个或一个以上示范性设计中，所描述的功能可以用硬件、软件、固件或其任何组合来实施。如果以软件来实施，那么可将所述功能作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体来传输。计算机可读媒体包含计算机存储媒体与通信媒体两者，通信媒体包含促进计算机程序从一处到另一处的传送的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。作为实例而非限制，此计算机可读媒体可包括:RAM、ROM、EEPROM、CD-ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置，或可用以载运或存储呈指令或数据结构形式的所要程序代码且可由计算机存取的任何其它媒体。而且，将任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如红外线、无线电和微波)而从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、DSL或无线技术(例如红外线、无线电和微波)包含于媒体的定义中。如本文中所使用，磁盘和光盘包含压缩光盘(CD)、激光盘、光盘、数字影音光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性的方式再现数据，而光盘通过激光以光学的方式再现数据。上述各物的组合也应包含在计算机可读媒体的范围内。
[0069]提供本发明的先前描述以使任何所属领域的技术人员能够制造或使用本发明。对本发明的各种修改对所属领域的技术人员将显而易见，且在不脱离本发明的范围的情况下，本文中所界定的一股原理可适用于其它变体。因此，本发明不意欲限于本文所描述的实例和设计，而应符合与本文所揭示的原理和新颖特征一致的最广范围。
【权利要求】
1.一种设备，其包括: 电平移位器，其用以接收具有第一电压范围的至少一个输入信号并提供具有第二电压范围的至少一个经电平移位的信号； 第一电路，其用以基于逻辑功能来处理所述至少一个输入信号并提供具有所述第一电压范围的第一中间信号； 第二电路，其用以基于所述逻辑功能来处理所述至少一个经电平移位的信号并提供具有所述第二电压范围的第二中间信号；以及 输出电路，其用以接收所述第一中间信号和所述第二中间信号并提供具有大于所述第一电压范围和所述第二电压范围中的每一者的第三电压范围的输出信号。
2.根据权利要求1所述的设备，所述电平移位器包括 至少一个驱动器电路，其用以接收所述至少一个输入信号并提供具有所述第二电压范围的至少一个驱动信号，以及 至少一个锁存器，其耦合到所述至少一个驱动器电路且用以接收所述至少一个驱动信号并提供所述至少一个经电平移位的信号。
3.根据权利要求1所述的设备，所述第一电路和所述第二电路各自包括用以接收所述至少一个输入信号或所述至少一个经电平移位的信号并基于所述逻辑功能来处理所述至少一个输入信号或所述至少一个经电平移位的信号的逻辑电路。
4.根据权利要求1所述的设备，所述第一电路或所述第二电路分别包括用以获得所述第一中间信号或所述第二中间信号的目标延迟和转变的延迟电路。
5.根据权利要求1所述的设备，所述输出电路包括 P沟道金属氧化物半导体PMOS晶体管，其用以在源极处接收所述第一中间信号且在漏极处提供所述输出信号，以及 N沟道金属氧化物半导体NMOS晶体管，其耦合到所述PMOS晶体管且用以在源极处接收所述第二中间信号且在漏极处提供所述输出信号。
6.一种方法，其包括: 电平移位具有第一电压范围的至少一个输入信号以获得具有第二电压范围的至少一个经电平移位的信号； 基于逻辑功能来处理所述至少一个输入信号以获得具有所述第一电压范围的第一中间信号； 基于所述逻辑功能来处理所述至少一个经电平移位的信号以获得具有所述第二电压范围的第二中间信号；以及 基于所述第一中间信号和所述第二中间信号而产生具有第三电压范围的输出信号，所述第三电压范围大于所述第一电压范围和所述第二电压范围中的每一者。
7.根据权利要求6所述的方法，所述电平移位所述至少一个输入信号包括: 基于所述至少一个输入信号而产生具有所述第二电压范围的至少一个驱动信号，以及 锁存所述至少一个驱动信号以获得所述至少一个经电平移位的信号。
【文档编号】H03K19/0185GK103944539SQ201410118194
【公开日】2014年7月23日 申请日期:2010年7月22日 优先权日:2009年7月22日
【发明者】马尔科·卡西亚 申请人:高通股份有限公司