时钟门控电路的制作方法
【专利摘要】本发明公开一种时钟门控电路，用以根据时钟输入信号以及逻辑使能信号，产生时钟使能信号，包括：第一晶体管群组，串联于电源与地之间，用以接收所述逻辑使能信号并产生第一输出；第二晶体管群组，串联于所述电源与地之间，用以接收所述第一输出，并产生第二输出；第三晶体管群组，串联于所述电源与地之间，用以接收所述第二输出以及反相第二输出；以及与门电路，用以接收所述第二输出并在所述逻辑使能信号为逻辑1时，产生所述时钟使能信号；其中所述第一晶体管群组、第二晶体管群组及第三晶体管群组中的一个晶体管的栅极接收所述时钟输入信号。本发明所公开的时钟门控电路，能够大量减少功耗，并且不会降低效能或影响电路空间。
【专利说明】时钟门控电路
【技术领域】
[0001] 本发明有关于一种电子电路，特别是有关于一种具有低功耗的时钟门控电路。
【背景技术】
[0002] 目前的微芯片使用时钟门控单元，用以节省功率损耗。在微芯片里的中央处理器 根据时钟信号而操作。举例而言，所述时钟信号由锁相回路（PLL)所产生。所述时钟信号 称为根时钟（root clock)，其用以控制微芯片里的模块。当微芯片里的模块不需使用时， 通过连接到根时钟的时钟门控单元（clock gating cell),切断所述模块的时钟输入，所 述时钟门控单元根据使能信号（enable signal)的逻辑位准产生时钟输出。请参考图1A， 其为现有的时钟门控单元的示意图。如图所示，时钟门控单元100包括低态有效闩锁电路 (active-low latch circuit) 120。低态有效闩锁电路120接收时钟输入信号CK以及使能 输入信号EN。低态有效闩锁电路120耦接与门（AND gate)130,并且低态有效闩锁电路120 的输出端耦接与门130的第一输入端，并且与门130的第二输入端接收时钟信号CK。当使 能输入信号EN为逻辑0时，输出时钟ENCK会被截止。当使能输入信号EN为逻辑1时，与 门130将产生输出时钟ENCK。
[0003] 当某些模块需要被操作时，只需产生输出时钟给所述模块，便可动态地节省系统 内的功率损耗。在使能输入信号EN为逻辑0时，当时钟输入信号CK为有效状态时，时钟门 控单元100本身将会消耗功率。因此，功率损耗可能就值得注意了。
[0004] 请参考图2,其为图1A所显示的时钟门控单元100的内部结构示意图。需注意的 是，在以下的说明中，一些晶体管耦接在一起，其中耦接至电源的晶体管称为第一晶体管， 接下来的晶体管称为第二晶体管，依此类推。如图所示，使能输入信号EN先输入至第一晶 体管群组中的第一晶体管和第四晶体管。第一晶体管耦接电源，并且第四晶体管耦接至地。 时钟输入信号CK输入至反相器，用以产生反相时钟信号CKZ。反相时钟信号CKZ会被输入 给其它反相器，用以产生时钟信号CK1。时钟信号CK1的相位与原本的时钟信号CK相同。 第一晶体管群组还包括第二晶体管以及第三晶体管。第二晶体管及第三晶体管串联在第一 晶体管及第四晶体管之间。第二晶体管的栅极接收时钟信号CK1。第三晶体管的栅极接收 反相时钟信号CKZ。第二晶体管的漏极与第三晶体管的漏极耦接反相器以及第二晶体管群 组。第二晶体管群组具有四个串联的晶体管。具体而言，第一晶体管群组的输出耦接第二 晶体管群组的第二晶体管的漏极与第三晶体管的漏极。在第二晶体管群组中，第二晶体管 的栅极接收反相时钟信号CKZ，并且第三晶体管的栅极接收时钟信号CK1。第二晶体管群组 中的第一晶体管及第四晶体管的栅极耦接反相器的输出。与门接收反相器的输出信号，作 为第一输入信号，并且时钟信号CK作为与门的第二输入信号。与门产生反相使能时钟信号 ENCKZ，并被输入至反相器，所述反相器产生使能时钟信号ENCK。
[0005] 图2里的所有晶体管均接收时钟信号，作为输入。即使在使能信号为逻辑0时，这 些晶体管仍会依据时钟信号CK而动作。在时钟门控单元100中，20个晶体管里有部分的晶 体管（如50%，10个）将会依据时钟信号CK而动作。
[0006] 另外，典型的微芯片具有许多时钟门控单元，其连接至根时钟。请参考图1B，其为 时钟门控单元100连接至根时钟的示意图。在图1B中，中央处理器170将产生根时钟，根 时钟被输入至许多时钟门控单元1〇〇。只要启动中央处理器170,即使时钟门控单元并没有 被使能，所有接收到根时钟的时钟门控单元里的一半的晶体管仍会被触发。在标准的微芯 片中，可能有5000个时钟门控单元耦接至根时钟。
[0007] 因此，在现有的时钟门控单元里的功率损耗是个重要的问题。
【发明内容】
[0008] 有鉴于此，本发明提供一种时钟门控电路。
[0009] 依据本发明一实施方式，提供一种时钟门控电路，用以根据时钟输入信号以及逻 辑使能信号，产生时钟使能信号，包括：第一晶体管群组，串联于电源与地之间，用以接收所 述逻辑使能信号并产生第一输出；第二晶体管群组，串联于所述电源与地之间，用以接收所 述第一输出，并产生第二输出；第三晶体管群组，串联于所述电源与地之间，用以接收所述 第二输出以及反相第二输出；以及与门电路，用以接收所述第二输出并在所述逻辑使能信 号为逻辑1时，产生所述时钟使能信号；其中所述第一晶体管群组、第二晶体管群组及第三 晶体管群组中的一个晶体管的栅极接收所述时钟输入信号。
[0010] 本发明所提供的时钟门控电路，能够大量减少功耗，并且不会降低效能或影响电 路空间。
[0011] 对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员 来说，本发明的各目的是明显的。
【专利附图】
【附图说明】
[0012] 图1A为现有的时钟门控单元的示意图。
[0013] 图1B为图1A所示的时钟门控单元与中央处理所产生的根时钟的连接示意图。
[0014] 图2为图1A所示的时钟门控单元的电路示意图。
[0015] 图3为本发明的时钟门控电路的示意图。
【具体实施方式】
[0016] 如上所述，即使标准时钟门控单元并没有被启动这些时钟门控单元仍会消耗许多 功率。因此，本发明的目的在于提供时一种钟门控电路。相较于现有的时钟门控单元，本发 明的时钟门控电路可只消耗微量的功率。
[0017] 请参考图3,其为本发明的时钟门控电路的一实施例。为了避免时钟门控电路300 里的晶体管在时钟门控电路300尚未使能前就受到时钟信号的触发，本发明减少时钟门控 电路里的时钟信号的数量，这些时钟信号作为晶体管的输入。为了达到上述目的，时钟门控 电路300并不具有用以产生反相时钟信号CKZ的反相器以及用以产生时钟信号CK1的反相 器，其中时钟信号CK1的相位相似于原本的时钟信号CK。
[0018] 如图3所示，时钟门控电路300包括第一晶体管群组、第二晶体管群组、第三晶体 管群组以及与门电路（AND circuit)，用以产生使能时钟信号ENCK。逻辑使能信号EN输入 至第一晶体管群组中的第一晶体管及第三晶体管，其中第一晶体管耦接于电源与第二晶体 管之间，并且第三晶体管耦接于第二晶体管与地之间。第二晶体管的漏极与第三晶体管的 漏极之间具有输出，并且输入至第二晶体管群组中的第一晶体管及第三晶体管的栅极，其 中第二晶体管群组里的第二晶体管耦接在第一晶体管及第三晶体管之间，并且第四晶体管 耦接在第三晶体管与地之间。耦接地的第四晶体管的栅极接收反相使能信号ENCKZ。第一 晶体管群组的第二晶体管以及第二晶体管群组里的第二晶体管的栅极接收时钟信号CK。
[0019] 第二晶体管群组里的第三晶体管的漏极以及第二晶体管的漏极均耦接至与门的 第一输入端以及反相器，第二晶体管群组的输出耦接于第三晶体管群组里的第二晶体管的 漏极以及第三晶体管的漏极。另外，第二晶体管群组的输出耦接于反相器，所述反相器的输 出端耦接于第三晶体管群组的第一晶体管及第四晶体管。时钟信号CK输入至第三晶体管 的栅极，并且反相使能时钟信号ENCKZ输入至第二晶体管的栅极。第一晶体管更耦接至电 源，并且第四晶体管耦接至地。与门也接收时钟信号CK，作为与门的第二输入信号。
[0020] 与门产生反相使能时钟信号ENCKZ。反相使能时钟信号ENCKZ输入至反相器，用以 产生使能时钟信号ENCK。时钟门控电路300包括21个晶体管。在这21个晶体管中，当使 能信号EN为逻辑0时，只有5个晶体管会被时钟信号CK触发。换句话说，相较于现有的时 钟门控单元100,时钟门控电路节省了 50%的功耗。
[0021] 本领域的技术人员应当了解，相较于现有的时钟门控单元100,具有低功耗的时钟 门控路300并没有降低效能或是影响电路空间。另外，利用全静态（full static)CM0S，以 确保时钟门控电路300正常动作。
[0022] 以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修 饰，均应属本发明的涵盖范围。
【权利要求】
1. 一种时钟门控电路，用以根据时钟输入信号以及逻辑使能信号，产生时钟使能信号， 其特征在于，所述时钟门控电路包括： 第一晶体管群组，串联于电源与地之间，用以接收所述逻辑使能信号并产生第一输 出； 第二晶体管群组，串联于所述电源与地之间，用以接收所述第一输出，并产生第二输 出； 第三晶体管群组，串联于所述电源与地之间，用以接收所述第二输出以及反相第二输 出；以及 与门电路，用以接收所述第二输出并在所述逻辑使能信号为逻辑1时，产生所述时钟 使能信号； 其中所述第一晶体管群组、第二晶体管群组及第三晶体管群组中的一个晶体管的栅极 接收所述时钟输入信号。
2. 如权利要求1所述的时钟门控电路，其特征在于，所述与门电路包括： 与门，用以接收所述第二输出以及所述时钟输入信号，并产生反相时钟使能信号；以及 反相电路，耦接所述与门的输出，用以接收所述反相时钟使能信号，并产生所述时钟使 能信号。
3. 如权利要求2所述的时钟门控电路，其特征在于，所述第一晶体管群组包括： 第一晶体管，所述第一晶体管的源极耦接所述电源，所述第一晶体管的栅极接收所述 逻辑使能信号； 第二晶体管，所述第二晶体管的源极耦接所述第一晶体管，所述第二晶体管的栅极接 收所述时钟输入信号；以及 第三晶体管，所述第三晶体管的漏极耦接所述第二晶体管，所述第三晶体管的源极耦 接至地，其栅极接收所述逻辑使能信号； 其中所述第二晶体管群组包括： 第一晶体管，所述第一晶体管的源极耦接所述电源，所述第一晶体管的栅极接收所述 第一输出； 第二晶体管，所述第二晶体管的源极耦接所述第二晶体管群组的所述第一晶体管，所 述第二晶体管的栅极接收所述时钟输入信号； 第三晶体管，所述第三晶体管的漏极耦接所述第二晶体管群组的所述第二晶体管，所 述第三晶体管的栅极接收所述第一输出；以及 第四晶体管，所述第四晶体管的漏极耦接所述第二晶体管群组的所述第三晶体管，所 述第四晶体管的源极耦接至地，所述第四晶体管的栅极接收所述反相时钟使能信号； 其中所述第三晶体管群组包括： 第一晶体管，所述第一晶体管的源极耦接所述电源，所述第一晶体管的栅极接收所述 反相第二输出； 第二晶体管，所述第二晶体管的源极耦接所述第三晶体管群组的所述第一晶体管，所 述第二晶体管的漏极接收所述第二输出，所述第二晶体管的栅极接收所述反相时钟使能信 号； 第三晶体管，所述第三晶体管的漏极耦接所述第三晶体管群组的所述第二晶体管，所 述第三晶体管的栅极接收所述时钟输入信号；以及 第四晶体管，所述第四晶体管的漏极耦接所述第三晶体管群组的所述第三晶体管，所 述第四晶体管的漏极耦接至地，其栅极接收所述反相第二输出。
4.如权利要求3所述的时钟门控电路，其特征在于，还包括： 另一反相电路，用以接收所述第二输出，并提供所述反相第二输出给所述第三晶体管 群组的所述第一晶体管及所述第四晶体管的栅极。
【文档编号】H03K19/00GK104104377SQ201410119187
【公开日】2014年10月15日 申请日期:2014年3月27日 优先权日:2013年4月1日
【发明者】苏曼·凯特·古路拉加劳 申请人:联发科技（新加坡）私人有限公司