专利名称：用于otp器件的电平移位电路的制作方法
技术领域：
本发明涉及一种半导体集成电路，特别是涉及一种用于OTP(onetime programming可一次编程)器件的电平移位电路。
背景技术：
为了降低成本，OTP工艺可以只在普通工艺基础上增加一次注入，因此没有专门的高压管供电路设计。但是模块编程时需要在栅上加12V左右的电压，从而需要采用高压管设计电平移位电路。图1为经典的电平移位电路，为了承受高压，MOS管MP1、MP2、MN1和MN2必须使用高压管，这必然会增加生产成本。如果使用普通的低压MOS管(如5V电压下使用的MOS管)，将会造成PN结的击穿，从而影响电路的功能和长期可靠性。
发明内容
本发明要解决的技术问题是提供一种用于OTP器件的电平移位电路，利用普通的低压晶体管设计可以耐高压的电平移位电路，降低工艺成本。
为解决上述技术问题，本发明的用于OTP器件的电平移位电路，包含一个NMOS的组合网络，该组合网络含有两个互补的NMOS开关结构，并交叉地连接到一对PMOS管的栅极，构成一个有正反馈的网络，其中，两个NMOS管MN1、MN2采用FD管，一对PMOS管分别由MP1、MP2和MP3、MP4串接构成。
采用上述结构以后，可以使用低压管构成高压电平移位电路。
本发明的用于OTP器件的电平移位电路，还可以采用另外一种技术方案，它包含一个NMOS的组合网络，该组合网络含有两个互补的NMOS开关结构，并交叉地连接到一对PMOS管的栅极，构成一个有正反馈的网络，其中，两个NMOS管MN1、MN2采用FD型的MOS管(漏极为N阱)，一对PMOS管的衬底通过电阻R1与电源VPPI连接。
采用上述技术方案可以减小本发明第一种技术方案中由于采用串接结构带来的芯片面积增加问题。
图1是现有技术的电平移位电路原理图；图2是本发明的电平移位电路技术方案(一)原理图；图3是本发明的电平移位电路技术方案(二)原理图。
具体实施例方式
如图2所示，本发明的用于OTP器件的电平移位电路，包含一个NMOS的组合网络，该组合网络含有两个互补的NMOS开关结构，并交叉地连接到一对PMOS管的栅极，构成一个有正反馈的网络。其中，两个NMOS管MN1、MN2采用FD管，即NMOS管漏极由N阱构成，一对PMOS管分别由MP1、MP2和MP3、MP4串接构成。
采用上述结构以后，由于两个NMOS管MN1、MN2采用了FD型的MOS管，其漏极为N阱，因此PN结的击穿电压提高，从而解决了Nch(NMOS晶体管)耐压的问题。由于是N阱工艺，PMOS管不能用类似的方法提高耐压，因此，采用串接结构，由MP1、MP2和MP3、MP4分别串接构成，所以耐压由1个PN结的击穿电压变为2个PN结的击穿电压。至此，实现了使用低压管构成高压电平移位电路。
如图3所示，本发明的用于OTP器件的电平移位电路，还可以采用另外一种技术方案，它包含一个NMOS的组合网络，该组合网络含有两个互补的NMOS开关结构，并交叉地连接到一对PMOS管的栅极，构成一个有正反馈的网络，其中，两个NMOS管MN1、MN2采用FD型的MOS管，一对PMOS管的衬底通过电阻R1与电源VPPI连接。
采用上述技术方案可以减小图2所示方案中由于采用串接结构带来的芯片面积增加问题。通常PMOS侧在高压下将发生击穿，但是由于PMOS的击穿电压(11.5V)与工作高压(12～12.5V)接近，因此采用电阻R1限制击穿电流可以保证电路的可靠性。对于被选中的字线，OUT端将输出VPPI；而对于未被选中的字线，OUT端将输出VPPI-Vd-Vbd＝12.5V-0.7-11.5V＝0.3V其中VPPI为外部高压，Vd为PN正偏电压，Vbd为P+NW的击穿电压。由于OTP器件的开启电压(Vt)一般大于1.0V，因此0.3V不会使器件导通，电路可以正常工作。这样就避免了由于采用串接结构引起的器件版图面积增加。
通过以上所述，可以看出采用本发明的技术方案完全能实现利用低压管设计电平移位电路的要求，降低了工艺成本，使该工艺的竞争力提高。
权利要求
1.一种用于OTP器件的电平移位电路，包含一个NMOS的组合网络，该组合网络含有两个互补的NMOS开关结构，并交叉地连接到一对PMOS管的栅极，构成一个有正反馈的网络，其特征在于两个NMOS管MN1、MN2采用FD型的MOS管，一对PMOS管分别由MP1、MP2和MP3、MP4串接构成。
2.一种用于OTP器件的电平移位电路，它包含一个NMOS的组合网络，该组合网络含有两个互补的NMOS开关结构，并交叉地连接到一对PMOS管的栅极，构成一个有正反馈的网络，其特征在于两个NMOS管MN1、MN2采用FD型的MOS管，一对PMOS管的衬底通过电阻R1与电源VPPI连接。
全文摘要
本发明公开了一种用于OTP器件的电平移位电路，PMOS管通过串接的方式保证了PN结不被击穿，NMOS采用NW作为漏极保证PN结不被击穿，从而使整体电路安全工作于12V高压下。本发明的另外一种技术方案是利用PMOS管的衬底电阻实现限流，从而承受高压，且可有效的减小器件版图面积。本发明利用普通的低压晶体管设计可以耐高压的电平移位电路，降低工艺成本。
文档编号H03K19/0185GK1787374SQ20041008922
公开日2006年6月14日 申请日期2004年12月8日 优先权日2004年12月8日
发明者王楠 申请人:上海华虹Nec电子有限公司