专利名称：延迟锁定环电路的制作方法
技术领域：
本发明涉及一种延迟锁定环(delay-locked loop)(DLL)电路，特别涉及一种能够在宽延迟时间范围内达到稳定的锁定状态的延迟锁定环(DLL)电路。
背景技术：
延迟锁定环(DLL)电路是可以输出周期信号的电路，该周期信号具有与输入时钟信号相同的周期，并且具有等于输入时钟信号的周期的延迟。
图1是图示传统的延迟锁定环电路的方框图。
参照图1，延迟锁定环电路包括相位频率检测器(以下称为PFD)10、电荷泵电路20、环路滤波器30和电压控制延迟线(以下称为VCDL)40。PFD 10接收输入时钟信号FIN和反馈信号FFEED，并检测这两个信号之间的相位差，以生成上行(up)信号UP和下行(down)信号DOWN。电荷泵20接收上行信号UP和下行信号DOWN，以生成随上行信号UP和下行信号DOWN的逻辑状态而变化的电流信号。环路滤波器30从电荷泵电路20接收电流信号，并通过低通滤波来对该电流信号滤波，以生成直流电压信号VFILT。VCDL 40接收输入时钟信号FIN和直流电压信号VFILT，并响应于直流电压信号VFILT而将输入时钟信号FIN延迟预定的时间。来自VCDL的延迟后的信号变为输出信号DLLO和反馈信号FFEED。
图2A到2D是图示在图1中示出的传统的延迟锁定环电路中，根据延迟时间的条件的锁定状态的时序图。图2A表示Tin/2＜Td＜2×Tin时的锁定状态。图2B示出了Td≥2×Tin时的锁定状态，而图2C示出了Td≤Tin/2时的锁定状态，二者均指示谐波(harmonic)锁定。在图2D中，使用PFD而不是相位检测器(以下称为PD)。当PFD的初始状态失真时，尽管必须输出下行信号DOWN，但是，PFD可以输出上行信号UP，使得VCDL可以输出失真的输出信号而不是恢复后的信号。如图2D的锁定状态称为死锁定。为了实现具有宽锁定范围的DLL，应该防止谐波锁定和死锁定。
发明内容
因此，提供本发明，以基本上消除由于相关技术的局限性和缺点所导致的一个或更多问题。
本发明的特征是提供一种能够在宽延迟时间范围内达到稳定的锁定状态的延迟锁定环(DLL)电路。
根据本发明的一个方面，提供了一种延迟锁定环电路。该延迟锁定环电路包括相位频率检测器、电荷泵、环路滤波器、电压控制延迟线和粗锁定检测器。相位频率检测器接收输入时钟信号、反馈信号和初始化信号，并且在初始化信号的控制下，根据输入时钟信号与反馈信号之间的相位差和频率差生成上行信号和下行信号。电荷泵接收上行信号、下行信号和粗锁定检测信号，并且生成随上行信号、下行信号和粗锁定检测信号的状态而变化的电流信号。环路滤波器从电荷泵电路接收该电流信号，通过低通滤波器对该电流信号滤波，以生成直流电压信号。电压控制延迟线接收输入时钟信号和直流电压信号，并且响应于该直流电压信号而生成反馈信号和控制信号，反馈信号通过将输入时钟信号延迟预定的周期而获得，而控制信号具有彼此不同的相位。粗锁定检测器从电压控制延迟线接收控制信号，并且生成初始化信号和粗锁定检测信号，以控制对相位频率检测器和电荷泵电路，使得当Td小于Tin/2或大于Tin的两倍时，可以在Tin/2＜Td＜2×Tin的范围内调节Td，其中，Tin表示输入时钟信号的周期，而Td表示其延迟时间。
在一个实施例中，电压控制延迟线包括延迟部件，其被配置为具有级联连接的第一到第N延迟元件，以响应于直流电压信号而将输入时钟信号延迟预定的周期；以及控制信号发生器，其被配置为使用N个延迟元件的部分输入信号和输出信号来生成第一到第五控制信号。
在一个实施例中，控制信号发生器包括第一控制信号生成电路，其被配置为基于第一延迟元件的输入信号和输出信号来生成第一控制信号；第二控制信号生成电路，其被配置为基于第二延迟元件的输入信号和输出信号来生成第二控制信号；第三控制信号生成电路，其被配置为基于第三延迟元件的输入信号和输出信号来生成第三控制信号；第四控制信号生成电路，其被配置为基于第四延迟元件的输入信号和输出信号来生成第四控制信号；以及第五控制信号生成电路，其被配置为基于第N延迟元件的输入信号和输出信号来生成第五控制信号。
在一个实施例中，N是7。
在一个实施例中，第一控制信号生成电路包括反相器，其被配置为使第一延迟元件的输出信号反相；以及与非门，其被配置为接收第一延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
在一个实施例中，第二控制信号生成电路包括反相器，其被配置为使第二延迟元件的输出信号反相；以及与非门，其被配置为接收第二延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
在一个实施例中，第三控制信号生成电路包括反相器，其被配置为使第三延迟元件的输出信号反相；以及与非门，其被配置为接收第三延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
在一个实施例中，第四控制信号生成电路包括反相器，其被配置为使第四延迟元件的输出信号反相；以及与非门，其被配置为接收第四延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
在一个实施例中，第五控制信号生成电路包括反相器，其被配置为使第N延迟元件的输出信号反相；以及与非门，其被配置为接收第N延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
在一个实施例中，每个延迟元件包括第一PMOS晶体管，其被配置为使其源极耦接到第一电源电压，并且给其栅极施加偏置电压；第二PMOS晶体管，其被配置为使其源极耦接到第一PMOS晶体管的漏极，并且给其栅极施加输入信号；第一NMOS晶体管，其被配置为使其漏极耦接到第二PMOS晶体管的漏极以提供输出信号，并且给其栅极施加输入信号；以及第二NMOS晶体管，其被配置为使其漏极耦接到第一NMOS晶体管的源极，并且给其栅极施加直流电压信号，并使其源极耦接到第二电源电压。
在一个实施例中，粗锁定检测器电路包括第一锁存器电路，其被配置为具有输入端、复位端、时钟端和输出端，其中，将第一控制信号施加到复位端上，将第二控制信号施加到时钟端上，用于响应于第二控制信号而锁存第一控制信号；第二锁存器电路，其被配置为具有输入端、复位端、时钟端和输出端，其中，将第一控制信号施加到复位端上，将第三控制信号施加到时钟端上，用于响应于第三控制信号而锁存第一控制信号；第一与门，其被配置为接收第一锁存器信号的输出信号和第二锁存器电路的输出信号，以进行逻辑与运算；触发器电路，其被配置为具有输入端、时钟端和输出端，其中，将第一控制信号的输出信号施加到输入端上，将第五控制信号施加到时钟端上，用于响应于第五控制信号而输出粗锁定检测信号；以及第二与门，其被配置为接收粗锁定检测信号和第四控制信号，以进行逻辑与运算，并且被配置为输出初始化信号。
在一个实施例中，第一锁存器电路在第二控制信号的前沿锁存第一控制信号，而第二锁存器电路在第三控制信号的前沿锁存第一控制信号。
在一个实施例中，触发器电路在第五控制信号的前沿输出粗锁定检测信号。
在一个实施例中，相位频率检测器包括第一触发器电路，其被配置为具有输入端、时钟端、复位端、和用于输出上行信号的输出端，其中，将具有第一状态的信号施加到输入端上，将时钟信号施加到时钟端上，将复位信号施加到复位端上；第二触发器电路，其被配置为具有输入端、时钟端、复位端、和用于输出下行信号的输出端，其中，将具有第一状态的信号施加到输入端上，将反馈信号施加到时钟端上，将复位信号施加到复位端上；与非门，其被配置为接收上行信号和下行信号，以进行逻辑与非运算；以及与门，其被配置为接收与非门的输出信号和初始化信号，以进行逻辑与非运算，并且被配置为输出复位信号。
在一个实施例中，电荷泵电路包括反相器，其被配置为使上行信号反相；第一PMOS晶体管，其被配置为使其源极耦接到第一电源电压，其栅极耦接到反相器的输出端，其漏极耦接到直流电压信号；NMOS晶体管，其被配置为使其漏极耦接到直流电压信号，其栅极被施加下行信号，并且其源极耦接到第二电源电压；以及第二PMOS晶体管，其被配置为使其源极耦接到第一电源电压，其栅极被施加粗锁定检测信号，并且其漏极耦接到直流电压信号。
在一个实施例中，环路滤波器包括耦接在第一PMOS晶体管的漏极与第二电源电压之间的电容器。
根据本发明的另一方面，提供了一种生成时钟信号的方法。在该生成时钟信号的方法中，接收输入时钟信号、反馈信号和初始化信号，以在初始化信号的控制下，根据输入时钟信号与反馈信号之间的相位差和频率差来生成上行信号和下行信号。接收上行信号、下行信号和粗锁定检测信号，以生成随上行信号、下行信号和粗锁定检测信号的状态而改变的电流信号。接收该电流信号并且通过低通滤波器对其滤波，以生成直流电压信号。接收输入时钟信号和直流电压信号，以响应于该直流电压信号而生成反馈信号和第一到第五控制信号，其中，反馈信号通过使输入时钟信号延迟预定的周期而获得，而控制信号具有彼此不同的相位。接收第一到第五控制信号，以生成初始化信号和粗锁定检测信号，以便当Td小于Tin/2或大于Tin的两倍时，在Tin/2＜Td＜2×Tin内调节Td，其中，Tin表示输入时钟信号的时钟周期，而Td表示其延迟时间。
在一个实施例中，生成初始化信号和粗锁定检测信号的步骤包括响应于第二控制信号而锁存第一控制信号，以输出第一信号；响应于第三控制信号而锁存第一控制信号，以输出第二信号；接收第一和第二信号以进行逻辑与运算，从而输出第三信号；接收第三信号，以响应于第五控制信号而输出粗锁定检测信号；以及接收粗锁定检测信号和第四控制信号以进行逻辑与运算，从而生成初始化信号。
在一个实施例中，响应于第二控制信号而锁存第一控制信号的步骤包括在第二控制信号的前沿锁存第一控制信号，并且，响应于第三控制信号而锁存第一控制信号的步骤包括在第三控制信号的前沿锁存第一控制信号。
在一个实施例中，输出粗锁定检测信号的步骤包括在第五控制信号的前沿输出粗锁定检测信号。
如附图所示，通过对本发明的实施例的更具体的描述，本发明的前述和其它特征和优点将显而易见。附图不必按照比例绘制，而是着重于图示本发明的原理。在所有附图中，相同的标号表示相同的元件。
图1是图示传统的延迟锁定环电路的示意方框图。
图2A到2D是图示在图1的传统DLL电路中，根据延迟时间的条件的锁定状态的时序图。
图3是图示根据本发明的示例实施例的延迟锁定环电路的示意方框图。
图4是图示图3的延迟锁定环电路的VCDL的详细电路图。
图5是更详细地图示图4的VCDL的延迟元件的视图。
图6是图示图3的延迟锁定环电路的粗锁定检测器的详细电路图。
图7是图示图3的延迟锁定环电路的PFD的详细电路图。
图8是图示图3的延迟锁定环电路的电荷泵和环路滤波器的详细电路图。
图9A到9C是根据延迟时间的条件，达到或者未达到粗锁定的延迟锁定环电路的时序图。
图10A到10C是图示延迟锁定环电路达到精确锁定的过程的时序图。
图11是图示当输入时钟信号具有25MHz的频率时，对图3的延迟锁定环电路的仿真结果的视图。
图12是图示当输入时钟信号具有142MHz的频率时，对图3的延迟锁定环电路的仿真结果的视图。
具体实施例方式
图3是图示根据本发明的示例实施例的延迟锁定环电路的示意方框图。
参照图3，DLL电路包括PFD 100、电荷泵电路200、环路滤波器300、VCDL 400和粗锁定检测器500。
PFD 100接收输入时钟信号FIN、反馈信号FFEED和初始化信号PFINIT，并且检测所接收的输入时钟信号FIN与反馈信号FFEED之间的相位差，以根据所得的相位差生成上行信号UP或下行信号DOWN。电荷泵电路200接收上行信号UP、下行信号DOWN和粗锁定检测信号COLOC，以生成随上行信号UP、下行信号DOWN和粗锁定检测信号COLOC而变化的电流信号。环路滤波器300从电荷泵电路200接收该电流信号，并且通过低通滤波对该电流信号滤波，以生成直流电压信号VFILT。环路滤波器300可以包括电容器C1。VCDL 400接收输入时钟信号FIN和直流电压信号VFILT，并且响应于该直流电压信号VFILT而使输入时钟信号FIN延迟预定的周期。来自VCDL400的延迟后的信号变为输出信号DLLO和反馈信号FFEED。
粗锁定检测器500从VCDL 400接收第一到第五控制信号SCO1～SCO5，以生成用于初始化PFD 100的初始化信号PFINIT和粗锁定检测信号COLOC。
图4是图示图3的延迟锁定环电路的VCDL 400的详细电路图。
参照图4，VCDL 400包括延迟部件410和控制信号发生器420。控制信号发生器420包括第一到第五控制信号生成电路432～436。
延迟部件410具有第一到第七延迟元件DELAY0～DELAY6，它们级联连接，并且响应于直流电压信号VFILT而将所接收的信号延迟预定的周期。尽管图4中的延迟部件410包括七个延迟元件，但是该延迟部件可以具有另外任意N个的延迟元件。
第一控制信号生成电路432包括反相器421和与非门422。反相器421使第一延迟元件DELAY0的输出信号CK1反相。与非门422接收第一延迟元件DELAY0的输入信号FIN和反相器421的输出信号，以进行逻辑与非运算。
第二控制信号生成电路433包括反相器423和与门424。反相器423使第二延迟元件DELAY1的输出信号CK2反相。与门424接收第二延迟元件DELAY1的输入信号CK1和反相器423的输出信号，以进行逻辑与运算。
第三控制信号生成电路434包括反相器425和与门426。反相器425使第三延迟元件DELAY2的输出信号CK3反相。与门426接收第三延迟元件DELAY2的输入信号CK2和反相器425的输出信号，以进行逻辑与运算。
第四控制信号生成电路435包括反相器427和与非门428。反相器427使第四延迟元件DELAY3的输出信号CK4反相。与非门428接收第四延迟元件DELAY3的输入信号CK3和反相器427的输出信号，以进行逻辑与非运算。
第五控制信号生成电路436包括反相器429和与门430。反相器429使第七延迟元件DELAY6的输出信号CK7反相。与门430接收第七延迟元件DELAY6的输入信号CK6和反相器429的输出信号，以进行逻辑与运算。
图5是更详细地图示图4的VCDL的延迟元件的视图。参照图5，延迟元件DELAY0～DELAY6中的每一个包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1和第二NMOS晶体管MN2。PMOS晶体管MP1和MP2以及NMOS晶体管MN1和MN2串联耦接在电源电压VDD与地线电压GND之间。第一PMOS晶体管MP1具有耦接到电源电压VDD的源极，以及被施加了偏置电压PBIAS的栅极。第二PMOS晶体管MP2具有耦接到第一PMOS晶体管MP1的漏极的源极。第二PMOS晶体管MP2和第一NMOS晶体管MN1的栅极耦接在一起，并且其漏极耦合在一起，形成反相器，以接收输入信号VIN，从而提供输出信号VOUT。第二NMOS晶体管MN2具有耦接到第一NMOS晶体管MN1的源极的漏极、被施加直流电压信号VFILT的栅极、以及耦接到地线电压GND的源极。
通过第二PMOS晶体管MP2和第一NMOS晶体管MN1，图5的延迟元件作为反相器运行。当直流电压信号VFILT的幅度增大时，从输入信号VIN的输入到输出的时间周期减少。当直流电压信号VFILT的幅度减小时，从输入信号VIN的输入到输出的时间周期增加。
图6是图示图3的延迟锁定环电路的粗锁定检测器500的详细电路图。参照图6，粗锁定检测器500包括第一锁存器电路510、第二锁存器电路520、第一与门530和D型触发器电路540以及第二与门550。
第一锁存器电路510具有输入端D、复位端RESET、时钟端CK和输出端Q，其中，将第一控制信号SCO1施加到输入端D上，将第二控制信号SCO2施加到时钟端CK上。第一锁存器电路510在第二控制信号SCO2的上升沿锁存第一控制信号SCO1。
第二锁存器电路520具有输入端D、复位端RESET、时钟端CK和输出端Q，其中，将第一控制信号SCO1施加到输入端D上，将第三控制信号SCO3施加到时钟端CK上。第二锁存器电路520在第三控制信号SCO3的上升沿锁存第一控制信号SCO1。由于第一和第二锁存器电路510和520的复位端在低状态下被激活，因此当第一控制信号SCO1处于低状态时，第一和第二锁存电路510和520被复位。
第一与门530接收来自第一和第二锁存器电路510和520的输出信号，以进行逻辑与运算。D型触发器电路540包括输入端D、时钟端CK和输出端Q等，其中，将第一与门530的输出信号FLAGINT施加到输入端D上，将第五控制信号SCO5施加到时钟端CK上。D型触发器电路540在第五控制信号SCO5的上升沿输出粗锁定检测信号COLOC。第二与门550接收粗锁定检测信号COLOC和第四控制信号SCO4，以进行逻辑与运算，并且输出初始化信号PFINIT。
图7是图示图3的延迟锁定环电路的PFD 100的详细电路图。参照图7，PFD包括第一D型触发器电路110、第二D触发器电路120、与非门140和与门130。
第一D型触发器电路110包括输入端D、时钟端CK、复位端RESET和用于输出上行信号UP的输出端Q，其中，将具有高逻辑的信号施加到输入端D上，将输入信号FIN施加到时钟端CK上，将复位信号RST施加到复位端RESET上。第二D型触发器电路120包括输入端D、时钟端CK、复位端RESET和用于输出下行信号DOWN的输出端Q，其中，将具有高逻辑的信号施加到输入端D上，将输入信号FFEED施加到时钟端CK上，将复位信号RST施加到复位端RESET上。第一和第二D型触发器电路110和120的复位端在低状态被激活。与非门140接收上行信号UP和下行信号DOWN，以进行逻辑与非运算。与门130接收与非门140的输出信号和初始化信号PFINIT，以进行逻辑与运算，并且输出复位信号RST。
图8是图示图3的延迟锁定环电路的电荷泵200和环路滤波器300的详细电路图。参照图8，电荷泵200包括反相器210、第一PMOS晶体管MP3、NMOS晶体管MN3和第二PMOS晶体管MP4。反相器210使上行信号UP反相，并且，第一PMOS晶体管MP3具有耦接到电源电压VDD的源极、耦接到反相器210的输出端的栅极、和用于输出直流电压信号VFILT的漏极。NMOS晶体管MN3具有耦接到第一PMOS晶体管MP3的漏极的漏极、被施加下行信号DOWN的栅极、和耦接到地线电压GND的源极。第二PMOS晶体管MP4具有耦接到电源电压VDD的源极、被施加粗锁定检测信号COLOC的栅极、和耦接到第一PMOS晶体管MP3的漏极的漏极。环路滤波器300可以包括连接在第一PMOS晶体管MP3的漏极与地线电压GND之间的电容器C1。
图9A到9C是根据延迟时间的条件，达到或者未达到粗锁定的延迟锁定环电路的时序图。
参照图3到图9C，以下将描述根据本发明的至少一个示例实施例的延迟锁定环电路的操作。
根据本发明的DDL的锁定过程包括粗锁定过程和精确锁定过程。在粗锁定过程中，使用由VCDL的延迟元件生成的多相信号来生成粗锁定检测信号和初始化信号，并且基于粗锁定检测信号和初始化信号的逻辑状态来确定是否达到粗锁定。在达到粗锁定之后，运行PFD，使得可以达到精确锁定。此外，为了防止PFD处于死锁定状态，在整个延迟时间的中间插入初始化PFD的初始化信号PFINIT。
以下将进一步描述粗锁定过程。
在图9A中，当Tin/2＜Td＜2×Tin时，DLL被锁定。如图9A所示，当使用七个延迟元件DELAY0～DELAY6时，VCDL的多相信号可以具有对应于输入时钟信号FIN的七分之一(1/7)个时钟周期的增量的单位延迟时间。从图4的VCDL 400生成并输出的第一到第五控制信号SCO1～SCO5的波形如图9A所示。图6的粗锁定检测器500接收第一到第五控制信号SCO1～SCO5，以生成粗锁定检测信号COLOC和初始化信号PFINIT。当第一控制信号SCO1处于高状态时，在第二控制信号SCO2的上升沿，锁存器电路510的输出具有高状态。当第一控制信号SCO1处于高状态时，在第三控制信号SCO3的上升沿，锁存器电路520的输出具有高状态。如图9A所示，当第一控制信号SCO1具有高状态时，在第五控制信号SCO5的上升沿生成粗锁定检测信号COLOC和初始化信号PFINIT。即，从对应于输入时钟信号FIN的6/7个时钟周期的时间点开始，达到DLL的粗锁定。在整个延迟时间中，在初始化信号PFINIT变为高状态以初始化PFD之后，插入低脉冲PA，从而可以防止死锁定。
图9B示出了当Td≥2×Tin时未能锁定的延迟锁定电路。当时间周期Td为输入时钟信号FIN的时钟周期的两倍时，单位延迟时间(Tin/7)加倍。如图9B所示，在施加到D型触发器的输入端D上的输入信号FLAGINT响应于第二和第三控制信号SCO2和SCO3而变为高状态之前，响应于第一控制信号SCO1而使锁存器电路510和520复位。因此，粗锁定检测信号COLOC具有低状态。
参照图8，当粗锁定检测信号COLOC具有低状态时，电荷泵200将电荷提供给环路滤波器300的电容器C1，从而增大直流电压信号VFILT。因此，图4中示出的VCDL 400的延迟元件DELAY0～DELAY6的延迟时间减少。当Td≥2×Tin时，初始化信号PFINIT处于低状态，如图9B所示。参照图7，当初始化信号PFINIT处于低状态时，D型触发器电路110和120被复位，这样，上行信号UP和下行信号DOWN具有低状态。因此，输入时钟信号FIN和反馈信号FFEED的状态不影响直流电压信号VFILT的电平。
在图9C中，当Td≤Tin/2时，DLL未能锁定。如图9C所示，当第一控制信号SCO1处于高状态时，从与门530施加到D型触发器电路540的输入端D上的输入信号FLAGINT响应于第二和第三控制信号SCO2和SCO3而变为高状态。因此，粗锁定检测信号COLOC具有高状态，并且第二PMOS晶体管MP4不再将电流提供给环路滤波器300。在此情况中，初始化信号PFINIT具有高状态，并且，可以根据第四控制信号SCO4的逻辑状态产生低脉冲PB。参照图7，当初始化信号PFINIT处于低状态时，D型触发器110和120被复位，并且上行信号UP和下行信号DOWN具有低状态。因此，输入时钟信号FIN和反馈信号FFEED的状态不影响直流电压信号VFILT的电平。由此，在整个延迟时间内初始化PFD 100，并且可以防止死锁定。
图10A到10C是图示达到精确锁定的延迟锁定环电路的操作过程的时序图。
图10A示出了在延迟时间比输入时钟信号FIN的时钟周期短的情况下，DLL达到了锁定状态。图10B示出了在延迟时间比输入时钟信号FIN的时钟周期长的情况下，DLL达到了锁定状态。图10C指示DLL达到了精确锁定。如图10A所示，当延迟时间比输入时钟信号FIN的时钟周期短时，下行信号DOWN变为高状态，从而减小直流电压信号VFILT并增加VCDL 400中的延迟时间。如图10B所示，当延迟时间比输入时钟信号FIN的时钟周期长时，上行信号UP变为高状态，从而增大直流电压信号VFILT并减少VCDL的延迟时间。如图10C所示，在整个延迟时间内生成低脉冲的初始化信号PFINIT。当初始化信号PFINIT处于低状态时，PFD 100被初始化，使得可以防止死锁定并且可以确保PFD的正常操作。
图11是图示当输入时钟信号具有25MHz的频率时，对图3的延迟锁定环电路的仿真结果的视图，并且，图12是图示当输入时钟信号具有142MHz的频率时，对图3的延迟锁定环电路的仿真结果的视图。
如图11所示，当输入时钟信号具有25MHz的频率时，直流电压信号VFILT被稳定下来，并且DLL在T＝0.6us时锁定。此外，延迟时间精确等于输入时钟信号的时钟周期。如图12所示，当输入时钟信号具有142MHz的频率时，直流电压信号VFILT被稳定下来，并且DLL在T＝0.5us时锁定。此外，延迟时间精确等于输入时钟信号的时钟周期。
如上所述，根据本发明的延迟锁定环电路，当延迟时间Td满足Td≥2×Tin或Td≤Tin/2的关系时，生成粗锁定检测信号和初始化信号，使得可以在Tin/2＜Td＜2×Tin内调节延迟时间Td。因此，本发明的延迟锁定环电路可以避免谐波锁定，并且可以稳定地具有锁定状态。
尽管已经参照本发明的示例实施例具体示出和描述了本发明，但本领域普通技术人员将理解的是，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。
相关申请交叉引用本申请要求2003年10月31日提交的韩国专利申请第2003-76990号在35 USC§119下的优先权，出于各种目的，通过引用而将其全部内容合并于此。
权利要求
1.一种延迟锁定环电路，包括相位频率检测器，其被配置为接收输入时钟信号、反馈信号和初始化信号，并且被配置为在初始化信号的控制下，根据输入时钟信号与反馈信号之间的相位差和频率差来生成上行信号和下行信号；电荷泵，其被配置为接收上行信号、下行信号和粗锁定检测信号，并且被配置为生成随上行信号、下行信号和粗锁定检测信号的状态而变化的电流信号；环路滤波器，其被配置为从电荷泵电路接收电流信号，并且被配置为通过低通滤波器来对电流信号滤波，以生成直流电压信号；电压控制延迟线，其被配置为接收输入时钟信号和直流电压信号，并且被配置为响应于直流电压信号而生成反馈信号和控制信号，该反馈信号通过将输入时钟信号延迟预定的周期而获得，而该控制信号具有不同的相位；以及粗锁定检测器，其被配置从电压控制延迟线接收控制信号，并且被配置为生成初始化信号和粗锁定检测信号，以控制相位频率检测器和电荷泵电路，使得当Td小于Tin/2或大于Tin的两倍时，可以在Tin/2＜2×Tin的范围内调节Td，其中，Tin表示输入时钟信号的周期，而Td表示其延迟时间。
2.如权利要求1所述的延迟锁定环电路，其中，电压控制延迟线包括延迟部件，其被配置为具有级联连接的第一到第N延迟元件，以响应于直流电压信号而将输入时钟信号延迟预定的周期；以及控制信号发生器，其被配置为使用N个延迟元件的部分输入信号和输出信号来生成第一到第五控制信号。
3.如权利要求2所述的延迟锁定环电路，其中，控制信号发生器包括第一控制信号生成电路，其被配置为基于第一延迟元件的输入信号和输出信号来生成第一控制信号；第二控制信号生成电路，其被配置为基于第二延迟元件的输入信号和输出信号来生成第二控制信号；第三控制信号生成电路，其被配置为基于第三延迟元件的输入信号和输出信号来生成第三控制信号；第四控制信号生成电路，其被配置为基于第四延迟元件的输入信号和输出信号来生成第四控制信号；第五控制信号生成电路，其被配置为基于第N延迟元件的输入信号和输出信号来生成第五控制信号。
4.如权利要求2所述的延迟锁定环电路，其中，N是7。
5.如权利要求3所述的延迟锁定环电路，其中，N是7。
6.如权利要求3所述的延迟锁定环电路，其中，第一控制信号生成电路包括反相器，其被配置为使第一延迟元件的输出信号反相；以及与非门，其被配置为接收第一延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
7.如权利要求3所述的延迟锁定环电路，其中，第二控制信号生成电路包括反相器，其被配置为使第二延迟元件的输出信号反相；以及与非门，其被配置为接收第二延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
8.如权利要求3所述的延迟锁定环电路，其中，第三控制信号生成电路包括反相器，其被配置为使第三延迟元件的输出信号反相；以及与非门，其被配置为接收第三延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
9.如权利要求3所述的延迟锁定环电路，其中，第四控制信号生成电路包括反相器，其被配置为使第四延迟元件的输出信号反相；以及与非门，其被配置为接收第四延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
10.如权利要求3所述的延迟锁定环电路，其中，第五控制信号生成电路包括反相器，其被配置为使第N延迟元件的输出信号反相；以及与非门，其被配置为接收第N延迟元件的输入信号和反相器的输出信号，以进行逻辑与非运算。
11.如权利要求2所述的延迟锁定环电路，其中，每个延迟元件包括第一PMOS晶体管，其被配置为使其源极耦接到第一电源电压，并且给栅极施加偏置电压；第二PMOS晶体管，其被配置为使其源极耦接到第一PMOS晶体管的漏极，并且给其栅极施加输入信号；第一NMOS晶体管，其被配置为使其漏极耦接到第二PMOS晶体管的漏极以提供输出信号，并且给其栅极施加输入信号；以及第二NMOS晶体管，其被配置为使其漏极耦接到第一NMOS晶体管的源极，给其栅极施加直流电压信号，并且将其源极耦接到第二电源电压。
12.如权利要求2所述的延迟锁定环电路，其中，粗锁定检测器电路包括第一锁存器电路，其被配置为具有输入端、复位端、时钟端和输出端，其中，将第一控制信号施加到输入端和复位端上，将第二控制信号施加到时钟端上，用于响应于第二控制信号而锁存第一控制信号；第二锁存器电路，其被配置为具有输入端、复位端、时钟端和输出端，其中，将第一控制信号施加到输入端和复位端上，将第三控制信号施加到时钟端上，用于响应于第三控制信号而锁存第一控制信号；第一与门，其被配置为接收第一锁存器信号的输出信号和第二锁存器电路的输出信号，以进行逻辑与运算；触发器电路，其被配置为具有输入端、时钟端和输出端，其中，将第一控制信号的输出信号施加到输入端上，将第五控制信号施加到时钟端上，用于响应于第五控制信号而输出粗锁定检测信号；以及第二与门，其被配置为接收粗锁定检测信号和第四控制信号，以进行逻辑与运算，并且被配置为输出初始化信号。
13.如权利要求12所述的延迟锁定环电路，其中，第一锁存器电路在第二控制信号的前沿锁存第一控制信号，并且，第二锁存器电路在第三控制信号的前沿锁存第一控制信号。
14.如权利要求12所述的延迟锁定环电路，其中，触发器电路在第五控制信号的前沿输出粗锁定检测信号。
15.如权利要求1所述的延迟锁定环电路，其中，相位频率检测器包括第一触发器电路，其被配置为具有输入端、时钟端、复位端和输出端，其中，将具有第一状态的信号施加到输入端上，将时钟信号施加到时钟端上，将复位信号施加到复位端上，并且输出端用于输出上行信号；第二触发器电路，其被配置为具有输入端、时钟端、复位端和输出端，其中，将具有第一状态的信号施加到输入端上，将反馈信号施加到时钟端上，将复位信号施加到复位端上，并且输出端用于输出下行信号；与非门，其被配置为接收上行信号和下行信号以进行逻辑与非运算；以及与门，其被配置为接收与非门的输出信号和初始化信号以进行逻辑与运算，并且被配置为输出复位信号。
16.如权利要求1所述的延迟锁定环电路，其中，电荷泵电路包括反相器，其被配置为使上行信号反相；第一PMOS晶体管，其被配置为使其源极耦接到第一电源电压，其栅极耦接到反相器的输出端，并且其漏极耦接到直流电压信号；NMOS晶体管，其被配置为使其漏极耦接到直流电压信号，给其栅极施加下行信号，并且使其源极耦接到第二电源电压；以及第二PMOS晶体管，其被配置为使其源极耦接到第一电源电压，给其栅极施加粗锁定检测信号，并且使其漏极耦接到直流电压信号。
17.如权利要求16所述的延迟锁定环电路，其中，环路滤波器包括耦接在第一PMOS晶体管的漏极与第二电源电压之间的电容器。
18.一种用于生成时钟信号的方法，包括接收输入时钟信号、反馈信号和初始化信号，以在初始化信号的控制下，根据输入时钟信号与反馈信号之间的相位差和频率差，生成上行信号和下行信号；接收上行信号、下行信号和粗锁定检测信号，以生成随上行信号、下行信号和粗锁定检测信号的状态而变化的电流信号；接收该电流信号并且通过低通滤波器对其滤波，以生成直流电压信号；接收输入时钟信号和直流电压信号，以响应于直流电压信号而生成反馈信号和第一到第五控制信号，该反馈信号通过使输入时钟信号延迟预定的周期而获得，而控制信号具有不同的相位；并且接收第一到第五控制信号，以生成切始化信号和粗锁定检测信号，以便在Td小于Tin/2或大于Tin的两倍时，在Tin/2＜Td＜2×Tin内调节Td，其中，Tin表示输入时钟信号的时钟周期，而Td表示其延迟时间。
19.如权利要求18所述的方法，其中，生成初始化信号和粗锁定检测信号的步骤包括响应于第二控制信号而锁存第一控制信号，以输出第一信号；响应于第三控制信号而锁存第一控制信号，以输出第二信号；接收第一和第二信号以进行逻辑与运算，从而输出第三信号；接收第三信号，以响应于第五控制信号输出粗锁定检测信号；以及接收粗锁定检测信号和第四控制信号以进行逻辑与运算，从而生成初始化信号。
20.如权利要求19所述的方法，其中，响应于第二控制信号而锁存第一控制信号的步骤包括在第二控制信号的前沿锁存第一控制信号，并且，响应于第三控制信号而锁存第一控制信号的步骤包括在第三控制信号的前沿锁存第一控制信号。
21.如权利要求19所述的方法，其中，输出粗锁定检测信号的步骤包括在第五控制信号的前沿输出粗锁定检测信号。
全文摘要
一种延迟锁定环电路，包括相位频率检测器、电荷泵、环路滤波器、电压控制延迟线和粗锁定检测器。相位频率检测器生成对应于输入时钟信号与反馈信号之间的相位差和频率差的上行信号和下行信号。电荷泵接收上行信号、下行信号和粗锁定检测信号，以生成电流信号。环路滤波器接收该电流信号，并且通过低通滤波器对该电流信号滤波，以生成直流电压信号。电压控制延迟线接收输入时钟信号和直流电压信号，以生成反馈信号和控制信号。粗锁定检测器接收控制信号，以生成初始化信号和粗锁定检测信号，以便在Td≥2×Tin或Td≤Tin/2时，在Tin/2＜Td＜2×Tin内调节Td。
文档编号H03K5/26GK1612483SQ20041009008
公开日2005年5月4日 申请日期2004年11月1日 优先权日2003年10月31日
发明者田弼在, 金都暎 申请人:三星电子株式会社