专利名称：具有隔离晶体管的共射共基cmos射频功率放大器的制作方法
技术领域：
本发明涉及一种共射共基射频功率放大器，包括形成在共同衬底上的至少两个级联MOS晶体管。
背景技术：
无线电系统中微波功率放大器的不断增长的市场要求使用技术的成本容易降低。用数字CMOS技术设计射频功率放大器已经受到越来越多的关注。随之倾向于将成套的收发器和数字基带部分集成在单个芯片上。在使用亚微米CMOS的功率放大器的设计中，主要问题之一就是长期可靠性，因为功率放大器输出时发生很大的电压摆幅。对于A类放大器来说，这种摆幅能够超过电源电压2倍，对于E类放大器来说，这种摆幅能够超过电源电压3倍、6倍之多。如果电压摆幅高于晶体管的最大允许的漏极电压，则可能因为热电子使设备性能退化或栅极氧化物击穿使其永久损坏而引发所述可靠性问题。
防止该问题有几种不同的方法。在较小的电源电压设计功率放大器具有若干弊端。为了得到相同的输出功率，必须使输出处的阻抗减少供电减少的平方值。那样又对功率放大器性能造成负面影响。
在美国西雅图2002年6月2-7日的国际微波专题讨论会IMS2002(International Microwave Symposium IMS 2002)上A.Litwin，O.Bengtsson和J，Olsson的公开物“Novel BiCMOS Compatible，Short Channel LDMOS Technology for Medium Voltage RF & PowerApplications”以及K.-E.Ehwald等人的公开物“High PerformanceRF LDMOS Transistors with 5nm Gate Oxide in a 0.25μm SiGeCBiCMOS Technology”(IEEE IEDM Tech.Dig，p.895，2001)中描述了专门的器件技术，例如相比于CMOS能够处理更高电压的LDMOS，但是它们不易于用在标准CMOS中，并且如果是这样的话，那么它们需要附加的工艺复杂性，从而增加成本。
另一个解决方案是使用通常在输出处允许更高电压的共射共基配置，因为输出电压摆幅将如同公开物US 6 496 074、US 6 515 547和Tirdad Sowlati等人的“A 2.4-GHz 0.18μm CMOS Self-BiasedCascode Power Amplifier”(IEEE Journal Solid State Circuits，Vol.38，No.8，August 2003)中所描述的在两个级联晶体管之间分配。使用常规CMOS并且在关注可靠性问题时，这种解决方案是最具吸引力的。
发明内容
问题所提出的使用CMOS技术由Sowlati设计的共射共基射频功率放大器在较短的时间段期间已经显示出低漂移。然而，顶部共射共基晶体管的操作是使该晶体管了解关于衬底的反馈偏压，这是在使用利用公共衬底电势的CMOS技术时的情况。在其它地方已经显示出这种条件可能引起晶体管退化，这可以在Tsu-Hsiu Perng等人的公开物“Enhanced Negative Substrate Bias Degradation in nMOSFETsWith Ultra thin Plasma Nitrided Oxide”(IEEE Electron DeviceLetters，Vol.24，No.5，May 2003，P.333)中看到，由此产生了可靠性问题。该解决方案因可靠性利害关系也限制了放大器输出上的最大信号电压，即这种共射共基放大器在更高放大器类别的使用，因为它们产生了高于电源的更大电压摆幅。
另一个缺点就是因为上部晶体管的源极被提高至功率放大器输出的电压摆幅的大约一半，所以由于衬底反馈偏压而降低了放大器的增益。
解决方案和优点为了解决一个或多个上述确定的问题，本发明提出共射共基射频功率放大器，其具有隔离晶体管以消除可靠性问题。这通过下述来实现使用通常在按比例缩小的CMOS工艺中可用的隔离MOS晶体管，例如CMOS体技术中的三阱选择(triple well option)，或者在绝缘体上硅上使用CMOS，其中所有晶体管都与衬底隔离。
连接每个晶体管的源极至其良好接触使得沟道下面的衬底区域遵从源极电势。这又将全部晶体管端子上的电压降低到可接受的值。还可以堆叠多于两个的晶体管，例如三个或四个，以便经受得住功率放大器输出上的较高电压。
所提出的解决方案的第二个优点就是与现有技术相比，功率放大器增益增大，因为不存在对顶部晶体管的体反馈偏压影响，其增加了它们的阈值电压。
现在参考附图，对根据本发明的射频功率放大器进行详细描述，其中图1a为先前已知的自偏置共射共基放大器的示意图，图1b为先前已知的共射共基放大器的电压波形与时间的关系曲线，图2a为发明的单端共射共基放大器的示意图，图2b为发明的差分共射共基放大器的示意图，以及图3为在体和源极节点之间连接和不连接的情况下最上面晶体管处的输出电压波形。
具体实施例方式
正如先前阐述的，使用根据图1a的共射共基配置是已知的，其通常在输出处允许更高的电压VD2，其可以在图1b中看到，这是因为输出电压摆幅将在两个级联晶体管M1、M2之间分配。
现在参照图2a，对发明的射频功率放大器进行描述，其中发明的共射共基功率放大器PA利用形成在共同衬底中的至少两个，在该图中是三个，级联MOS晶体管T1、T2、Tn来实现，其具有彼此隔离并连接到每个晶体管T1、T2、Tn的相应源极S1、S2、Sn的体节点B1、B2、Bn。
本发明教导了最上面晶体管Tn的漏极Dn通过电感负载Ld与电源vdd连接，以及使每个上部晶体管T2、Tn的栅极G2、Gn配备有至少连接在相应上部晶体管T2、Tn的漏极D2、Dn和栅极G2、G2之间的自偏置电路SB2，SBn，其中第一个晶体管T1上面的每个晶体管命名为上部晶体管，并且其中最后一个上部晶体管Tn命名为最上面晶体管。
还提出至少上部晶体管T2、Tn的体节点B2、Bn与衬底隔离。第一个晶体管T1的体节点B1也可以与衬底隔离，即使不需要这样。
实现该目的的最简单方式就是在CMOS中使用三阱选择，其通过借助附加的n阱包围它来使NMOS晶体管p阱与p体隔离。那样允许每个共射共基晶体管的源极与其阱短路，结果是该阱将遵从源极电势。
在共射共基晶体管之间实现隔离的替换方法就是在绝缘体上硅上使用CMOS。利用这种解决方案，漏-源电压和栅-体电压将采用对于所使用的CMOS技术来说可接受的值。还可以在共射共基中堆叠更多的晶体管以经得起例如E类功率放大器中的更高的电压摆幅。在这种情况下三级(step)将是可接受的选择。
为了实现本发明的解决方案的所有优点，提出一种偏置方案，其将使增益最大化并且允许堆叠两个或更多个晶体管。然而，其他偏置方案也可以优化其他功率放大器特性，例如线性。
图2a是发明的单端共射共基放大器的示意图，以及图2b是如何应用本发明来形成差分共射共基放大器的示意图，该差分共射共基放大器具有六个晶体管T11、T12、T1n、T21、T22、T2n和属于每个上部晶体管T12、T1n、T22、T2n的自偏置电路SB12、SB1n、SB21、SB2n。
图3示出在体和源极节点之间连接和不连接的情况下最上面晶体管处的输出电压波形。还显示出了与源极连接的体的电压波形，其对应于体接地明显为零时的情况的曲线。
该图显示出与现有技术相比所提出的解决方案增大了功率放大器的增益，这是因为不存在对顶部晶体管的体反馈偏压影响，其增加了它们的阈值电压。
应当理解，本发明不局限于上面描述的以及说明的其示例性实施例，并且在所附权利要求中说明的本发明概念的范围内可以进行修改。
权利要求
1.共射共基射频功率放大器，包括形成在共同衬底上的至少两个级联MOS晶体管，其特征在于所述晶体管的体节点彼此隔离并且与每个晶体管的相应源极连接，最上面晶体管的漏极通过电感负载与电源连接，并且每个上部晶体管的栅极配备有至少连接在相应上部晶体管的漏极和栅极之间的自偏置电路。
2.根据权利要求1的放大器，其特征在于至少所述上部晶体管的体节点与所述衬底隔离。
3.根据权利要求1或2的放大器，其特征在于所述晶体管为三阱CMOS晶体管，相应晶体管的阱与体隔离，并且相应晶体管的所述阱与源极短路。
4.根据权利要求1或2的放大器，其特征在于所述晶体管为在绝缘体上硅上的CMOS晶体管，各晶体管的阱与体隔离，并且各晶体管的所述阱与源极短路。
5.根据任何一项前述权利要求的放大器，其特征在于所述晶体管和所述自偏置电路适于提供使放大器增益最大化的偏置方案。
6.根据权利要求1-4中的任何一项的放大器，其特征在于所述晶体管和所述自偏置电路适于提供优化放大器线性的偏置方案。
全文摘要
本发明涉及一种共射共基射频功率放大器，包括形成在共同衬底上的至少两个级联MOS晶体管(T1，T2，Tn)，其中所述晶体管(T1，T2，Tn)的体节点(B1，B2，Bn)彼此隔离并且与每个晶体管的相应源极(S1，S2，Sn)连接。本发明还教导了最上面晶体管(Tn)的漏极(Dn)通过电感负载(Ld)与电源(vdd)连接，并且使每个上部晶体管(T2、Tn)的栅极(G2、Gn)配备有至少连接在各上部晶体管(T2、Tn)的漏极(D2、Dn)和栅极(G2、Gn)之间的自偏置电路(SB2，SBn)。
文档编号H03FGK1918786SQ200580004146
公开日2007年2月21日 申请日期2005年1月17日 优先权日2004年2月5日
发明者O·彼特森, A·利特文 申请人:英飞凌科技股份公司