专利名称：电压电平转换器电路的制作方法
技术领域：
0001本发明总的涉及电平转换器电路，更具体地，本发明涉及两种
电压电平转换器电路。
0002现有技术领域中，已知电压电平转换器电路用于将由第一组 电压源驱动的数字信号翻译或者转换为由第二组电压源驱动的信号，其 中，高(或者低)电压输出高于(或者低于)第一组电压源中的电压输出。 电压电平转换用于这样的系统中其中使用不同电压源运行的电路必须互 相通信。
n沟道单元晶体管的存储器中的字线驱动电路优选地使用高于逻辑"1"电 源电压(典型地为VDD)的电压来驱动字线，用于最大化向可存取DRAM 单元写入和从其读出的电荷。字线还可以-故驱至低于VSS的电压电平以最 小化来自DRAM单元的泄漏电流。
0004图1的电路图包括现有技术的电平转换器电路，其用于驱动 DRAM中的字线到高于VDD和低于VSS的电压电平。图1包括逻辑电路 12和电平转换器电路10,电平转换器电路10包括n沟道传输晶体管14、 p沟道传输晶体管16、交叉耦合p沟道晶体管18和20以及交叉耦合n沟 道晶体管22和24。
0005所示的逻辑电路12为与非门，用于接收任意数量和组合的 地址信号与控制信号，并且用于提供单个解码输出。逻辑电路12使用VDD 和VSS电压源供电，并且可以具有任意已知电路配置。逻辑电路12的输 出被并行分开并且穿越n沟道传输晶体管14和p沟道传输晶体管16。传 输晶体管14的栅极连接到VDD,用于将逻辑电路12与电压VPP (高于 VDD)隔离，而传输晶体管16的栅极连接到VSS,用于将逻辑电路12与 负电压VBB (低于VSS )隔离。晶体管16的漏极连接到晶体管24的栅极 和晶体管22的漏极。晶体管14的漏极连接到晶体管20的栅极和晶体管
18的漏极。这样，当逻辑电路12的输出为VDD时，该VDD电平被传输 穿过晶体管16到达交叉耦合晶体管22和24,使得晶体管24导通并且晶 体管22截止。并行地，晶体管20截止并且晶体管18导通以及字线位于 VBB。
0006当逻辑电路12的输出从VDD改变为VSS时，该VSS电平
被传输穿过晶体管14到达交叉耦合晶体管18和20，使得晶体管20开始 导通并且晶体管18开始截止。并行地，上升的字线电压传输晶体管22, 其导致交叉耦合晶体管24被截止。门12的下拉逻辑的尺寸和晶体管14 的尺寸必须足够大以提供足够的电流用于抵消晶体管20的栅极端的晶体 管18的上拉电流。类似地，当逻辑门12的输出从VSS改变为VDD时， 门12的上拉逻辑的尺寸和晶体管16的尺寸必须足够大以提供足够的电流 用于抵消晶体管24的栅极端的晶体管22的下拉电流。由于晶体管22和 24直接连接到字线，它们的尺寸必须足够大用于以及时方式驱动所述字 线。电平转换器电路IO和逻辑门12中的其它晶体管也必须尺寸足够大， 从而使得电平转换器电路IO正确运行。因此，逻辑门12和电平转换器电 路10可以需要相只寸l交大的面积。
0007此外，当字线电压从VBB切换为VPP或者从VPP切换为 VBB时，由于在较短时间内存在从VPP到VBB的直接电流路径，因此在 晶体管20和24中将产生短路电流(crowbar current )。
0008如果使用具有低阈值电压的传输晶体管14和16进行制造， 则可以增强电平转换器10的操作。但是，由于在小的几何结构半导体工 艺中，电流泄漏是一直增长的难题，对于低功率工艺而言，可能无法应用 该仅可以制造高Vt器件的解决方案。
0009图2示出第二种现有技术中的电路用于将VDD/VSS逻辑信 号转换为VPP/VBB电平字线信号。图2中的电路包括逻辑电路32、用于 将逻辑电路32的VDD/VSS电平输出转换为VPP/VSS的电平转换器电路 30,将逻辑电路32的VDD/VSS电平输出转换为VDD/VBB的电平转换器 电路31以及字线驱动晶体管42和50。该电路不同于图1所示电路的地方 在于字线驱动晶体管42和50不是电平转换电路的一部分，并且还在于使 用了两个单独的、独立的电平转换器来控制字线驱动晶体管42和50的栅 极。由于图2电路中包括额外附加的一级，所以相对于图1中的逻辑门电 路12和电平转换器电路10，电平转换器电路31和30以及逻辑电路32可
以使用更小尺寸的器件。但是，逻辑门32和传输器件34中的下拉的串连 连接的尺寸必须足够大用于克服晶体管38的上拉电流。类似地，逻辑门 32和传输器件36中的上拉的串连连接的尺寸也必须足够大用于克服晶体 管52的下拉电流。
0010在电平转换器电路中也需要考虑短路电流。电平转换器电路 中的小器件尺寸也导致较低的短路电流消耗。图2中的电平转换器电路30 和31的器件尺寸可以小于图1中的电平转换器中的器件尺寸，并且因此 产生较低的短路电流；但是存在两个电平转换器电路。此外，在器件42 和50之间将产生短路电 流。
0011正如本领域内普通技术人员所公知的，导致改变电平转换器 电路状态的逻辑电if各的负载可以影响字线活化性能。优选地，响应经过解 码的行地址和/或控制信号，快速激活字线。此外，同一逻辑电路上的较大
大了所需面积。可能启用较小器件尺寸的多个Vt制造工艺的附加成本同
样不被接受。在电平转换器电路中还需要考虑最小化短路电流。
0012相应地，需要一种电路来将VDD/VSS逻辑信号电平转换到 VPP/VBB信号，其中电平转换器电路对在前逻辑电路施加最小的负载， 占用很小的区域并且最小化所述短路电流。
发明内容
0013本发明的目的用于提供一种电平转换器电路，在在前逻辑电 路上具有最小的负载，同时占用很小的面积并且最小化短路电流。
0014在第一方面，本发明提供电平转换器电路用于将相应于第一 高和低电压电平的具有逻辑"1"和"0"电平的逻辑信号转换为具有第二 高和低电压电平的输出信号，所述第一高和低电压电平由第一高和低电压 源供电的逻辑电路驱动。电平转换器电路包括第一电路、第二电路和短路 电流限制电路，所述第一电路接收所述第二高电压源用于响应逻辑信号的 第一状态来提供第二高电压电平给输出信号。第二电路接收第二低电压源 用于响应逻辑信号的第二状态来提供第二低电压电平到输出信号。短路电 流限制电路可以连接到所述第 一 电路和所述第二电路之间的输出信号用 于在所述逻辑信号状态转换期间限制所述第一电路和所述第二电路之间 的短路电流。
0015根据此方面的实施例，短路电流限制电路可以包括第 一 电流
限制电路和第二电流限制电路。所述第 一 电流限制电路可以被连接到所述 输出信号并且与上拉电路串联连接到所述第一电路中的第二高电压源。第 二电流限制电路可以被连接到所述输出信号，并且与下拉电路串联连接到 所述第二电路中的第二低电压源。所述第一和第二电流限制电路可以响应 公共输入信号，并且所述公共输入信号可从所述逻辑信号逻辑导出。第一 电流限制电路可以包括p沟道晶体管并且所述第二电流限制电路可以包括
n沟道晶体管。
0016在此方面的另一实施例中，所述第一电路可以包括下拉电路、 第一 p沟道晶体管和第二 n沟道晶体管。所述下拉电路响应所述逻辑信号 的所述第 一状态将所述第一 p沟道晶体管的栅极充电到所述第 一低电压电 平。所述第一p沟道晶体管可以被连接到所述第二高电压源。所述第二p 沟道晶体管可以连接在第一 p沟道晶体管的栅极和所述第二高电压源之 间，并且所述第二p沟道晶体管的栅极可以被连接到所述电平转换器的输 出信号用于响应所述逻辑信号的第二状态将所述第一 p沟道的栅极充电至 所述第二高电压电平。
0017在此方面的又一实施例中，所述第二电路可以包括上拉电路、 第一 n沟道晶体管和第二 n沟道晶体管。所述上拉电路响应所述逻辑信号 的所述第二状态将所述第一 n沟道晶体管的栅极充电到所述第 一 高电压电 平。所述第一n沟道晶体管可以被连接到所述第二低电压源。所述第二n 沟道晶体管可以连接在第一 n沟道晶体管的栅极和所述第二低电压源之 间。所述第二 n沟道晶体管的栅极可以被连接到所述电平转换器的输出信 号用于响应所述逻辑信号的第一状态将所述第一n沟道的栅极充电为所述 第二低电压电平。
0018在第二方面，本发明提供电平转换器电路用于将相应于第一 高和低电压电平的具有逻辑"1"和"0"电平的输入逻辑信号转换为具有 第二高和低电压电平的输出信号，所述第一高和低电压电平由第一高和低 电压源供电的逻辑电路驱动。所述电平转换器电路包括第一p沟道晶体管、 第二p沟道晶体管、第一n沟道晶体管、第三p沟道晶体管、第二n沟道 晶体管、第三n沟道晶体管、第四p沟道晶体管和第四n沟道晶体管。第 一 P沟道晶体管的源极连接到第二高电压源。第二 p沟道晶体管的源极连 接到第二高电压源，漏极连接到第一p沟道晶体管的栅极，并且其栅极连
接到输出信号。第一 n沟道晶体管的漏极连接到第二 p沟道晶体管的漏极，
源极连接到第一低电压源，栅极连接到具有所述第一高和低电压电平的第 一逻辑信号。第三p沟道晶体管连接在第一 p沟道晶体管的漏极和输出信 号之间，并且其栅极连接到具有所述第 一高和低逻辑电压电平的第二逻辑
信号。第二n沟道晶体管的源极连接到第二低电压源。第三n沟道晶体管 的源极连接到第二低电压源，其漏极连接到所述第二 n沟道晶体管的栅极， 其栅极连接到所述输出信号。所述第四p沟道晶体管的漏极连接到第二 n 沟道晶体管的栅极，其源极连接到第 一 高电压源并且其栅极连接到具有所 述第 一 高和低逻辑电压电平的所述第 一逻辑信号。第四n沟道晶体管连接 在所述第二 n沟道晶体管的漏极和输出信号之间，其栅极连接到具有第一 高和低逻辑电压电平的所述第二逻辑信号。
0019根据此方面的实施例，所述第 一逻辑信号可以由逻辑门产生， 所述逻辑门由所述第一高和低逻辑电压源供电。更具体地，所述第二逻辑 信号可以由反相器产生，所述反相器接收所述第一逻辑信号，其中所述反 相器由所述第一高和低电压源供电。
0020通过结合附图阅读下面的对本发明的示例性实施例的更详细晰。
0021现在将参照附图，仅通过示例方式来说明本发明的实施例，其
中
图1示出现有技术的电平转换器电路的电路图2示出现有技术的另一个电平转换器电路的电路图；和
图3示出根据本发明的一个实施例的电平转换器电路的电路图。
具体实施例方式
逻辑电压电平的逻辑信号转换为高于高逻辑电压电平的高电压电平和低 于所述低逻辑电压电平的低电压。所公开的电平转换器电路减少用于切换 所述电平转换器的状态的逻辑电路上的负载，最小化短路电流并且占用较 小区域，从而利于其在间距受限区域中的布局，而在性能上不会有显著的
改变。
0023图3示出根据本发明的实施例的电平转换器电路的电路图。 图3包括逻辑电路100、电平转换器电路200和缓冲器300。电平转换器 电路200将具有第一高和低电源电压电平的逻辑信号转换为具有第二高和 低电源电压电平的信号。第二高电源电压电平高于所述第一高电源电压电 平，而第二低电源电压电平低于第一低电源电压电平。在当前所示的实施 例中，VDD和VSS为第一高和低电源电压电平，而VPP和VBB为第二 高和低电源电压电平。
0024电平转换器电路200包括用于控制驱动电平转换器的输出到 第二高电源电压电平的电路202、用于驱动控制电平转换器的输出到第二 低电源电压电平的电路204和短路电流限制电路206。更具体地，经由短 路电流限制电路206,电路202提供VPP到输出信号，同时电路204提供 VBB到输出信号。在当前所示的例子中，由第二高和低电源电压电平供电 的緩冲器电路300可以用于驱动字线WL。短路电流限制电路206连接到 电路202和204之间的节点OUT。
0025逻辑电路100响应地址和/或控制信号而提供一个或者多个控 制信号给电平转换器电路200。逻辑电路IOO可以包括任一已知逻辑元件 的组合，优选地由第一逻辑电源电压VDD和VSS供电。图3中所示的逻 辑电路100的一个实施例包:fe与非门102和反相器104。与非门102响应 地址和使能信号的组合而提供控制信号en*。反相器104对enM言号反向， 产生信号en。将en和e一都提供给电平转换电路200。在图3所示的实施 例中，enM言号用于控制电平转换电路200的状态并且en信号用于控制电 平转换电路200中的短路电流限制电路206。
0026在图3所示实施例中，电平转换器电路200的输入为来自逻 辑电路100的信号eW和en并且将其输出信号标识为OUT。电平转换器 电路200的电路202包括下拉电路208、源极连接到VPP的交叉耦合晶体 管210和212。类似地，电路204包括上拉电路214、源极连接到VBB的 交叉耦合晶体管216和218。
0027短路电流限制电路206包括晶体管220和222。晶体管220 连接在晶体管212的漏极和节点OUT之间，节点OUT连接到晶体管210 的栅极。晶体管222连接在晶体管218的漏极和节点OUT之间，节点OUT 还连接到晶体管216的栅极。
0028在图3所示的实施例中，下拉电路208包括n沟道晶体管， 其源极连接到VSS、其漏极标以rs^并连接到晶体管210的漏极和晶体管 212的栅极，并且其4册极连接到由逻辑电路100提供的信号en*。当电平 转换电路的输出为VBB时，enM言号为低，使得下拉电路208截止，晶体 管210导通，rs"位于VPP并且晶体管212截止。当逻辑电路100的状态 改变使得电平转换器的输出将被改变为VPP时，下拉电路208启动，将 rs^节点连接到VSS。下拉电路208提供rsf^节点和VSS之间的直接连接， 不同于现有技术中的电路，现有技术中提供的连接需要通过传输器件和逻 辑电路的下拉电路。
0029类似地，上拉电路214包括p沟道晶体管，其源极连接到 VDD、其漏极标以set并连接到晶体管216的漏极和晶体管218的栅极， 并且其栅极连接到由逻辑电路100提供的信号en*。当电平转换电路的输 出为VPP时，上拉电路214截止，晶体管216导通，set位于VBB并且晶 体管218截止。当逻辑电路100的状态改变使得电平转换器的输出被改变 为VBB时，上拉电路214启动，将set节点连接到VDD。上拉电路214 提供set节点和VDD之间的直接连接，不同于现有技术中的电路，现有技 术中提供的连接需要通过传输器件和逻辑电路的上拉电路。
0030由于节点rs^的下拉电流和节点set的上拉电流并不是由逻辑 电路IOO提供，所以逻辑电路100中的器件尺寸可以被制造的分别小于图 1的电路12和图2的电路32中的器件尺寸。此外，下拉电路208和上拉 电路214可以被制造的尺寸小于图1和2中的传输器件。
0031当输出节点OUT位于VPP时，晶体管212和220导通。晶 体管218截止并且晶体管222部分导通。当逻辑电路100的输出导致电平 转换器输出改变为VBB时，通过将晶体管220的栅极电压从VSS改变为 VDD来降低晶体管220的电流能力。同时，晶体管222和218被全部导 通。这使得器件222和218的串联路径在有限的短路电流消耗下将节点 OUT快速从VPP拉至VBB。
0032类似地，当输出节点OUT位于VBB时，晶体管218和222 导通。晶体管212截止并且晶体管220部分导通。当逻辑电路100的输出 导致电平转换器输出改变为VPP时，通过将晶体管222的栅极电压从VDD 改变为VSS来降低晶体管222的电流能力。同时，晶体管220和212被全 部导通。这使得器件220和212的串联路径在有限的短路电流消耗下将节 点OUT快速从VBB拉至VPP。
0033因此，晶体管220和222的运行用于限制电平转换器电路200 中的短路电流。此外，它们也用于提供晶体管212和218之间的某种隔离。 在所描述的图3中的电路的运行中，假设字线电压应该位于VPP以存取存 储器单元，当存储器单元不被存取时，其应该位于VBB。在所述电路的一 个替换实施例中，激活字线电压可以是VBB并且失活字线电压为VPP。
0034当图3中的电路将VBB连接到字线信号WL时，到与非门 102的至少一个输入位于低逻辑电平VSS,使得信号eW为VDD，信号en 为VSS。因此，下拉208导通，rst+为VSS并且晶体管212导通。晶体管 220也导通，使得节点OUT位于VPP。这就确保了晶体管210截止。其也 确保了晶体管216导通，使得节点set位于VBB并且晶体管218导通。由 于信号enW立于VDD，则晶体管214截止。由于晶体管222的栅极位于高 于其源极电压的VSS，所述源极电压位于VBB和晶体管222的VSS-Vtn 之间，因此晶体管222将部分导通。
0035当到与非门102的所有输入位于VDD时，节点eW改变为 VSS并且节点en改变为VDD。这使得下拉208截止，允许节点rs^在VSS 浮动。低enM言号也使得上拉214导致节点set向VDD升高。这使得晶体 管218开始导通。同时，VDD电平en信号导致晶体管222全部导通并且 降低了晶体管220的电流能力，从而允许晶体管218和222的串连连接在 有限的短路电流消耗下轻易地将节点OUT从VPP拉至VBB。由于节点 OUT被拉向VBB,晶体管210导通，并且将节点rs^充电到VPP。这使 得晶体管212截止，允许节点OUT被全面充电至VBB。从而使得字线电 压升至VPP。
0036当到与非门102的至少一个输入下降到VSS时，电平转换器 电路200的状态改变，使得节点eW改变为VDD并且节点en改变为VSS。 使得上拉214截止，允许节点set在VDD浮动。高enM言号也启动下拉208 导致节点rs"向VSS下降。这使得晶体管212开始导通。同时，VSS电平 en信号导致晶体管220全部导通并且降低了晶体管222的电流能力，从而 允许晶体管212和220的串连连接在有限的短路电流消耗下轻易地将节点 OUT从VBB拉至VPP。由于节点OUT被拉向VPP，晶体管216导通， 并且将节点set充电到VBB。这使得晶体管218截止，允许节点OUT被 全面充电至VPP。从而使得字线电压降至VBB。
0037如上所述，电平转换器电路200允许在电平转换器本身和驱
动其的逻辑电路中都使用小的晶体管尺寸，对于间距受限的区域而言是理
想的。虽然本发明的实施例优选的在DRAM行译码器电路中实现， <旦其
可用于需要将逻辑信号的高电压电平转换为更高功率电源电压和需要将 逻辑信号的低电压电平转换为更低功率电源电压的任意类型的存储器或
者系统电路。
0038本发明的上述实施例仅意图用于示例。对于本领域技术人员， 在不脱离由所附的权利要求单独限定的本发明范围的前提下，可以实现特 定实施例的各种替换、修改和变更。
权利要求
1、一种电平转换器电路，用于将相应于第一高和低电压电平的具有逻辑“1”和“0”电平的逻辑信号转换为具有第二高和低电压电平的输出信号，所述第一高和低电压电平由第一高和低电压源供电的逻辑电路驱动，所述电平转换器电路包括第一电路，用于接收第二高电压源，以响应所述逻辑信号的第一状态来提供第二高电压电平到所述输出信号；第二电路，用于接收第二低电压源，以响应所述逻辑信号的第二状态来提供所述第二低电压电平到所述输出信号；和短路电流限制电路，其连接到所述第一电路和所述第二电路之间的所述输出信号，用于在所述逻辑信号状态转换期间限制所述第一电路和所述第二电路之间的短路电流。
2、 权利要求1的电平转换器电路，其中，所述短路电流限制电路包括第一电流限制电路，其连接到所述输出信号，并且与上拉电路串联连 接至所述第一电路中的第二高电压源；第二电流限制电路，连接到所述输出信号，并且与下拉电路串联连接 至所述第二电路中的第二低电压源，所述第一和第二电流限制电路响应公 共输入信号。
3、 权利要求2的电平转换器电路，其中，所述公共输入信号可由所 述逻辑信号逻辑导出。
4、 权利要求2的电平转换器电路，其中，所述第一电流限制电路为p 沟道晶体管，并且所述第二电流限制电路为n沟道晶体管。
5、 权利要求1的电平转换器电路，其中，所述第一电路包括 下拉电路，用于响应所述逻辑信号的所述第一状态，将所述第一p沟道晶体管的栅极放电到所述第 一 低电压电平，所述第一 p沟道晶体管被连 接到所述第二高电压源，和第二 p沟道晶体管，其连接在第一 p沟道晶体管的栅极和所述第二高 电压源之间，所述第二p沟道晶体管的栅极被连接到所述电平转换器的输 出信号，用于响应所述逻辑信号的所述第二状态将所述第一p沟道的栅极 充电为所述第二高电压电平。
6、 权利要求1的电平转换器电路，其中，所述第二电路包括 上拉电路，用于响应所述逻辑信号的所述第二状态将所述第一 n沟道晶体管的栅极充电到所述第一高电压电平，所述第一n沟道晶体管被连接 到所述第二低电压源，和第二 n沟道晶体管，其连接在所述第一 n沟道晶体管的栅极和所述第 二低电压源之间，所述第二 n沟道晶体管的栅极被连接到所述电平转换器 的输出信号，用于响应所述逻辑信号的所述第一状态将所述第一n沟道晶 体管的栅极充电到所述第二低电压电平。
7、 一种电平转换器电路，用于将相应于第一高和低电压电平的具有 逻辑"i"和"o"电平的输入逻辑信号转换为具有第二高和低电压电平的 输出信号，所述第一高和低电压电平由第一高和低电压源供电的逻辑电路 驱动，所述电平转换器电路包括第一p沟道晶体管，其源极连接到第二高电压源；第二p沟道晶体管，其源极连接到所述第二高电压源，其漏极连接到 所述第一 p沟道晶体管的栅极，并且其栅极连接到所述输出信号；第一n沟道晶体管，其漏极连接到所述第二p沟道晶体管的漏极，其 源极连接到第 一低电压源，其栅极连接到具有所述第 一 高和低电压电平的 第一逻辑信号；第三p沟道晶体管，其连接在所述第一 p沟道晶体管的漏极和所述输 出信号之间，并且该第三p沟道晶体管的栅极连接到具有所述第 一 高和低 逻辑电压电平的第二逻辑信号；第二n沟道晶体管，其源极连接到第二低电压源；第三n沟道晶体管，其源极连接到所述第二低电压源，其漏极连接到 所述第二 n沟道晶体管的栅极，其栅极连接到所述输出信号；第四p沟道晶体管，其漏极连接到所述第二n沟道晶体管的栅极，其 源极连接到第 一 高电压源并且其栅极连接到具有所述第 一 高和低电压电 平的所述第一逻辑信号；和第四n沟道晶体管，其连接在所述第二 n沟道晶体管的漏极和所述输 出信号之间，其栅极连接到具有所述第一高和低逻辑电压电平的所述第二 逻辑信号。
8、 权利要求7的电平转换器电路，其中，所述第一逻辑信号由逻辑 门产生，所述逻辑门由所述第一高和低电压源供电。
9、权利要求8的电平转换器电路，其中，所述第二逻辑信号由反相 器产生，所述反相器接收所述第一逻辑信号，所述反相器由所述第一高和 低电压源供电。
全文摘要
一种电平转换器电路，用于将相应于第一高和低电源电压电平的具有逻辑“1”和“0”电平的逻辑信号转换为具有第二高和低电源电压电平的信号。更具体地，第二高和低电源电压电平高于第一高和低电源电压电平。所公开的电平转换器被配置为使得可以降低电平转换器中在前的逻辑门和电路的尺寸，利于其在间距受限区域上布局。电平转换器也包括解耦合所述输出上拉和下拉路径的电路，以更有利于状态改变和降低短路电流消耗。
文档编号H03K5/003GK101366179SQ200680052344
公开日2009年2月11日 申请日期2006年11月21日 优先权日2006年2月6日
发明者V·L·莱恩斯 申请人:莫塞德技术公司