专利名称：电平转换电路的制作方法
技术领域：
本发明涉及一种电平转换电路。
背景技术：
在现代集成电路系统中，为了获得高速，其核心逻辑单元通常设计在1.0V 电压下工作(在65nm工艺以下)，而其输入/输出单元基于稳定考虑，通常设 计在3.3V、 2.5V和1.8V电压下工作。由于操作电压的不同，核心逻辑单元与 输入/输出单元之间需设以转换电路，以使1.0V电压能转换成3.3V,这种转换 电路称作电平转换电路。
图1给出现有技术的电平转换电路10,包括PMOS晶体管PG1及PG2 、 NMOS晶体管NG1及NG2与一反相器INV,其中所述PMOS晶体管PG1及PG2 称作上拉晶体管，所述NM0S晶体管NG1及NG2称为下拉晶体管。输入信号源 In的高电平为核心电路(Core circuit)区域的操作电压，此输入信号源In为矩 形波的调制脉冲信号，其高电平一般为1.0V 1.2V。第一电压源VD为输入输 出电路(Input/Output, I/O )区域的操作电压， 一般为2.5V ~ 3.3V。
下面以输入信号源In的输入信号的高电平为1.2V,第 一电压源VD电压为 3.3V为例加以说明。在输入信号为低电平0V时，NMOS晶体管NGl导通，ND1 点电平被下拉至低电平，PMOS晶体管PG2导通，ND2点被上拉至3.3V电平， 在输入信号由低电平0V变为高电平1.2V的瞬间，NMOS晶体管NG2导通，ND2 点电平被下拉至0电平，PMOS晶体管也PGl导通，此时NMOS晶体管NGl与 PMOS晶体管PGl之间产生竟争，由于第一电压源VD电压为3.3V， NMOS晶体 管NG1的输入电压为1.2V,在相同面积下，NMOS晶体管NGl的驱动电流能力 小于PMOS晶体管PGl,因此为了增大NMOS晶体管NGl的驱动能力及对NDl点电平的下拉能力，通常通过增大NM0S晶体管NG1的面积实现，这使得寄生 电容加大，降低了电平转换的速度。在90nm技术中，核心电路区域的电压为 l.OV, 1/0区域电压为3.3V,两者相差比较大，因此NM0S晶体管NG1和NG2 的面积更大，电平转换的速度更会受到影响。同时由于上拉电路与下拉电路 之间的竟争，输出电平的占空比(dutycycle)不容易优化。
为了解决上述问题，现有技术公开了一种电平转换电路，具体电路请参 考附图2所示，包括上拉电路100，用于在输入信号源Input下上拉A点或者B点 电平至第一电压源V2;下拉电路200,用于在输入信号Input下下拉A点或者B 点电平至接地端电平即零电位；以及至少 一个耦合至上拉电路100的辅助上拉 器件或者开关器件，用于上拉A点或者B点电平，所述电平转换电路进一步包 括对输入信号源Input进行反相的反相器110;将C点信号反相的反相器120并通 过反相器120输出至点D;将B点信号反相的反相器130并通过反相器130输出至 所述电平转换电路的输出端Output。
上拉电路100包括PMOS晶体管P1和P2，分别用于上4立A点或B点电平。下 拉电路200包括NMOS晶体管N1和N2，用于下拉B点电平。所述辅助上拉器件 或者开关器件包括NMOS晶体管N3，其耦合至PM0S晶体管P1的源极与漏极 之间；以及NMOS晶体管N4，其耦合至PMOS晶体管P2的源极与漏极之间。增 加辅助上拉器件或者开关器件用于将点A或者B的电平迅速上拉至第一电压源 V2电平。采用上述电平转换电路可以在一定程度上提高电平转换的速度，同 时也能够緩解NM0S晶体管N1和N2两个管子尺寸偏大的问题，但是不能够彻 底解决。下面以输入信号源Input为0至1 .OV的矩形波和输出端Output信号为0 至3.3V的矩形波为例加以说明，因为NMOS晶体管N3和N4必需做成厚氧管(漏 极接3.3V),阈值电压会比较大(约为0.65V)，采用0至1.0V电平去控制NMOS 晶体管N3和N4的打开，有效电平(=Vgs-Vth=1.0V-0.65V = 0.35V)会很小， 但如果增加NMOS晶体管N3和N4的尺寸的话，寄生电容又会加大，尤其当核心电路区域的电压与I/0区域电压相差比较大，更会妨碍速度的提高。同时因
为上拉电路100和下拉电路200还是存在竟争，所以对工艺会比较敏感，占空 比不容易控制，而且在电平切换的过程中第一电压源V2 (3.3V)到地有直流 通路，降低了电源效率。
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发明内容
本发明解决的问题是提供一种具有较宽工作电压范围和高速的电平转换 电路。
为解决上述问题，本发明提供一种电平转换电路，包括上拉电路，连 接至第一电压源；下拉电路，连接至上拉电路及接地端之间，还连接至输入 信号源，所述上拉电路与下拉电路的共同作用使电平转换电路的输出信号为 高电平为第一电压源值低电平为零的调制脉冲信号；节点，位于上拉电路与 下拉电路连结处，还包括控制电路，进一步包括第二反相器， 一个输入 端连接至节点、另一输入端连接至第一电压源，用于将节点电平反相，反相 后节点电平作为电平转换电路的输出信号；第一延迟器，连接至第二反相器， 用于将反相后的节点电平延迟；上拉电路控制子电路，第一输入端连接至第 一延迟器、第二输入端连接至第一电压源、第三输入端连接至输入信号源的 反相信号，输出端连接至上拉电路，所述上拉电路控制子电路用于在输入信 号源为由低电平变为高电平时刻关断上拉电路。
所述控制电路还包括第一PMOS晶体管，源极与第一电压源相连、漏 极与上拉电路相连、栅极与节点相连，用于稳定上拉电路控制子电路的输出 端的电平；第二PMOS晶体管，源极与第一电压源相连、漏极与节点相连、 栅极连接至电平转换电路的输出信号，用于稳定节点电平。所述上拉电路控制子电路包括第一NMOS晶体管，源极接地端、栅极 经第一反相器连接至输入信号源；第二NMOS晶体管，源极接第一NMOS晶 体管漏极、栅极经第一反相器连接至输入信号源；第三NMOS晶体管，源极 接第二NMOS晶体管漏极、栅极连接至第一延迟器，所述第一、第二、第三 NMOS晶体管体电极接地端；第三PMOS晶体管，漏极接第三NMOS晶体管 的漏极并引出作为上拉电路控制子电路的输出端连接至上拉电路、源极连接 至第一电压源、栅极连接至第一延迟器。
所述上拉电路控制子电路的第二NMOS晶体管阈值电压为小于零。
所述下拉电路依次经过第三反相器、第二延迟器及第一反相器连接至输 入信号源；所述第一反相器用于对输入信号源的电平进行反相；第二延迟器 用于将反相后的输入信号源的电平进行延迟；所述第三反相器用于将延迟的 反相输入信号源的电平进行反相。
所述下拉电路包括第一下拉NMOS晶体管，源极接地、栅极依次经过 第三反相器、第二延迟器及第一反相器连接至输入信号源；第二下拉NMOS 晶体管，源极接第一下拉NMOS晶体管漏极、漏极接节点、栅极依次经过第 三反相器、第二延迟器及第一反相器连接至输入信号源，所述第一、第二下 拉NMOS晶体管体电极接地端。
所述第二下拉NMOS晶体管阈值电压为小于零。
所述上拉电路包括第一上拉PMOS晶体管，漏极接节点、体电极接第 一电压源、栅极依次经过第三反相器、第二延迟器及第一反相器连接至输入 信号源；第二上拉PMOS晶体管，漏极接第一上拉PMOS晶体管源极、源极 接第一电压源、体电极接源极、栅极接上拉电路控制子电路的输出端。
所述第一延迟器的延迟时间为小于200ps。
所述第二延迟器的延迟时间为小于200ps。所述第一电压源为输入输出电路区域操作电平。
所述输入信号源的高电平为核心电路区域操作电平。
与现有技术相比，上述技术方案具有以下优点通过采用控制电路来控
制上拉电路，不会造成上拉电路与下拉电路之间的竟争，从而带来以下优点
提高了电平转换电路的速度、能够在较宽工作电压(即第一电压源与输入信 号源的高电平可以有较大电压差)范围内工作、上拉电路与下拉电路延时小，
具有较小的占空比，比较适合90nm及以下的具有高速、延时小的电路使用。 同时由于上拉与下拉电路之间没有竟争，在转换和维持过程中没有直流通路， 不会造成电流浪费；
上述技术方案的电平转换电路采用第二延迟器消除了上拉电路与下拉电 路之间的延时，进一步优化了占空比。
图1、图2是现有技术的电平转换电路；
图3是本发明的一个实施例的电平转换电路；
图4是本发明的图3所示输入信号源、电平转换电路的输出端以及上拉 电路控制子电路输出端的调制脉冲信号；
图5是采用本发明的电平转换电路在一种条件下输出的调制脉冲信号；
图6是采用本发明的电平转换电路输入信号源的信号；
图7是采用本发明的电平转换电路在输入信号源为图6情况下输出的调 制脉冲信号。
具体实施例方式
本发明提供一种电平转换电路，通过采用控制电路来控制上拉电路，使 得在输入信号源从低电平变为高电平时刻，上拉电路保持关闭，不会造成上拉电路与下拉电路之间的竟争。
本发明首先提供一种电平转换电路，包括上拉电路，连接至第一电压
源；下拉电路，连接至上拉电路及接地端之间，还连接至输入信号源，所述 上拉电路与下拉电路的共同作用使电平转换电路的输出信号为高电平为第一 电压源值低电平为零的调制脉冲信号；节点，位于上拉电路与下拉电路连结 处，还包括控制电路，进一步包括第二反相器， 一个输入端连接至节点、 另一输入端连接至第一电压源，用于将节点电平反相，反相后节点电平作为 电平转换电路的输出信号；第一延迟器，连接至第二反相器，用于将反相后 的节点电平延迟；上拉电路控制子电路，第一输入端连接至第一延迟器、第 二输入端连接至第一电压源、第三输入端连接输入信号源的反相信号，输出 端连接至上拉电路，所述上拉电路控制子电路用于在输入信号源为由低电平 变为高电平时刻关断上拉电路。
下面参照附图加以说明。参照附图3,给出本发明的实施例的电平转换电 路300,包括
上拉电路32,连接至第一电压源VDDH,所述第一电压源VDDH为输入 输出(I/O)电路区域操作电压。
下拉电路31,连接至上拉电路32及接地端GND之间，所述上拉电路32 与下拉电路31的共同作用使电平转换电路300的输出信号为高电平为第一电 压源值低电平为零的调制脉冲信号。
所述下拉电路31依次经过第三反相器INV2、第二延迟器Delay2及第一 反相器INV1连接至输入信号源Input,所述输入信号源Input为调制脉冲信号， 其高电平为核心电路(Core)区域的操作电平，低电平为0V,所述第二延迟 器Delay2的延迟时间为小于200ps;所述第一反相器INV1用于对输入信号源 Input电平进行反相；第二延迟器Delay2用于将反相后的输入信号源Input信号进行延迟；所述第三反相器INV2用于将延迟的反相输入信号源Input进行 反相。
节点A，位于上拉电路32与下拉电路31连结处。
控制电路33, —个输入端连接至第一电压源VDDH、另一输入端经过第 一反相器INV1连接至输入信号源Input、控制端连接至节点A与上拉电路32, 用于控制上拉电路32。
所述电平转换电路300的控制电路33进一步包括
第二反相器332, —个输入端连接至节点A、另一输入端连接至第一电压 源VDDH，用于将节点A电平反相，反相后节点A电平作为电平转换电路300 的车命出端Output。
第一延迟器Delayl,连接至第二反相器332,用于将经反相后的节点A 电平延迟，所述第一延迟器Delayl的延迟时间为小于200ps。
上拉电路控制子电路331,第一输入端连接至第一延迟器Delayl、第二输 入端连接至第一电压源VDDH、第三输入端连接至输入信号源Input的反相信 号，输出端连接至上拉电路32,所述上拉电路控制子电路用于在输入信号源 Input为由低电平0变为高电平1时刻关断上拉电路32,防止上拉电路32与 下拉电路31之间竟争。
所述控制电路33进一步还包括
第一 PMOS晶体管M5 ，源极与第 一 电压源VDDH相连、漏极与上拉电 路32相连、栅极与节点A相连，用于稳定上拉电路控制子电路331的输出端 的电平；
第二 PMOS晶体管M6,源极与第一电压源VDDH相连、漏极与节点A 相连、栅极连接至电平转换电路300的输出端Output,用于稳定节点A电平。
ii所述控制电路33的上拉电路控制子电路331进一步包括
第一NMOS晶体管M12,源极接地端GND、栅极经第一反相器INV1连 接至输入信号源Input;
第二 NMOS晶体管Mil,源极接第一 NMOS晶体管M12漏极、栅极经 第一反相器INV1连接至输入信号源Input,所述上拉电路控制子电路331的 第二 NMOS晶体管Mil为本征MOS晶体管，其阈值电压为小于零，用于对 第一 NMOS晶体管M12进行过压保护；
第三NMOS晶体管M10,源极接第二 NMOS晶体管Mil漏极、栅极连 接至第一延迟器Delayl,所述第一 NMOS晶体管M12、第二 NMOS晶体管 Mll、第三NMOS晶体管M10体电极接地端GND;
第三PMOS晶体管M9,漏极接第三NMOS晶体管M10的漏极并引出作 为上拉电路控制子电路331的输出端BCV连接至上拉电路32、源极连接至第 一电压源VDDH、栅极连接至第 一延迟器Delayl 。
所述下拉电路31包括
第一下拉NMOS晶体管M2,源极接地、栅极依次经过第三反相器INV2、 第二延迟器Delay2及第一反相器INVl连接至输入信号源Input;
第二下拉NMOS晶体管Ml,源极4妄第一下拉NMOS晶体管M2漏极、 漏极接节点A、栅极依次经过第三反相器INV2、第二延迟器Delay2及第一反 相器INVl连接至输入信号源Input,所述第一下拉NMOS晶体管M2、第二 下拉NMOS晶体管Ml体电极4妄地端GND。
第一下拉NMOS晶体管M2位于核心电路(Core)区域，在90nm工艺 中，阈值电压约为0.2V,栅介质层比较薄，耐压能力较差。所述第二下拉NMOS 晶体管M1为本征MOS管，阈值电压为小于零，栅介质层比较厚，耐压能力 较强，与第一下拉NMOS晶体管M2串联，用于对第一下拉NMOS晶体管M2进行过压保护。同时，由于第二下拉NMOS晶体管Ml阈值电压小于零， 容易漏电，与第一下拉NMOS晶体管M2串联，可以防止第二下拉NMOS晶 体管Ml漏电。
所述上拉电路32包括
第一上拉PMOS晶体管M3,漏极接节点A、体电极接第一电压源VDDH、 栅极依次经过第三反相器INV2、第二延迟器Delay2及第一反相器INV1连接 至车lr入信号源Input;
第二上拉PMOS晶体管M4,漏极接第一上拉PMOS晶体管M3源极、 源极接第一电压源VDDH、体电极接源极、栅极接上拉电路控制子电路331 的由第三NMOS晶体管M10漏极和第三PMOS晶体管M9漏极引出的输出端 BCV，如图3中所示的相同标号BCV表示相连。
本实施例中的上拉电路32中的晶体管均在输入输出(I/O)电路区域操作 电压下工作，控制电路33中除了第一NMOS晶体管M12其余器件均在输入 输出(I/O)电路区域操作电压下工作。下拉电路中第一反相器INV1、第二延 迟器Delay2、第三反相器INV2均在核心电路(I/O )区域操作电平下工作。
本实施例中，第二反相器332由NMOS晶体管M8和PMOS晶体管M7 构成，具体结构如图3所示，NMOS晶体管M8的源极接地、体电极接源极、 栅极连接至PMOS晶体管M7栅极并与节点A相连，NMOS晶体管M8的漏 极连接至PMOS晶体管M7的漏极并输出至第一延迟器Delayl, PMOS晶体 管M7源极接第一电压源VDDH。
本实施例的电平转换电路300具体工作过程如下
本实施例中假设VDDH为3.3V,输入信号源Input为高电平为1.0V的调 制脉冲信号，经过转换后输出端Output输出为高电平为3.3V的调制脉冲信号。 在输入信号源Input为0电平时候，经过第一反相器INV1输入上拉电路
13控制子电路331的第一 NMOS晶体管M12和第一 NMOS晶体管Mil的栅极 使其导通，B点电平被拉至O电平。
同时，输入信号源Input经过第一反相器INV1 、第二延迟器Delay2和第 三反相器INV2之后，输入第一下拉NMOS晶体管M2、第二下拉NMOS晶 体管Ml和第一上拉PMOS晶体管M3栅极，此时只有第一上拉PMOS晶体 管M3导通，节点A电平此时为高电平(3.3V),经过第二反相器332变为低 电平0，此时电平转换电路300的输出端Output输出0，然后经过第一延迟器 Delayl延迟并输入上拉电鴻、控制子电路331的第三NMOS晶体管M10和第 三PMOS晶体管M9的栅极并使第三PMOS晶体管M9导通，上拉电路控制 子电路331的输出端BCV电平被上拉至3.3V,关闭第二上拉PMOS晶体管 M4。
当输入信号源Input由0电平升为高电平1 ( 1.0V)时候，经过第一反相 器INV1输入上拉电路控制子电路331的第一 NMOS晶体管M12和第一 NMOS晶体管Mil的栅极使其关闭，在输入信号源Input由0电平升为高电 平1 ( 1.0V)瞬间，B点电平依然保持为0。
同时，输入信号源Input经过第 一反相器INV1 、第二延迟器Delay2和第 三反相器INV2之后，输入第一下拉NMOS晶体管M2、第二下拉NMOS晶 体管Ml和第一上拉PMOS晶体管M3栅极，此时第一下拉NMOS晶体管 M2和第二下拉NMOS晶体管Ml导通，节点A电平此时为低电平0,经过第 二反相器332变为高电平1 (3.3V),此时电平转换电路300的输出端Output 输出高电平1 (3.3V),然后经过第一延迟器Delayl延迟并输入上拉电路控制 子电路331的第三NMOS晶体管M10和第三PMOS晶体管M9的栅极并使第 三NMOS晶体管M10导通，第三PMOS晶体管M9关闭，因为此时第一NMOS 晶体管M12和第一 NMOS晶体管Mil也被关闭，所以上拉电路控制子电路 331的输出端BCV电平浮动(floating)。由于节点A电平为低电平0，使第一PMOS晶体管M5导通且使第二上拉PMOS晶体管M4栅极电平被拉高，上 拉电路控制子电路331的输出端BCV电平被拉高至3.3V。
在节点A电平尚未达到高电平1 (3.3V)时刻，第三NMOS晶体管MIO 和第三PMOS晶体管M9可能同时打开，本实施例通过采用第一延迟器Delayl 使上拉电路控制子电路331的输出端BCV在一定时间内保持为低电平，防止 出现逻辑错误。
在输入信号源I叩ut为高电平1 ( 1.0V)时刻，第三PMOS晶体管M9关 闭，第一 NMOS晶体管M12和第一 NMOS晶体管Mil关闭，只有第三NMOS 晶体管M10导通，此时上拉电路控制子电路331的输出端BCV电平为浮动
(floating ),通过第一 PMOS晶体管M5将上拉电路控制子电路331的输出端 BCV电平稳定为高电平(3.3V)。在输入信号源Input为低电平时刻，第一下 拉NMOS晶体管M2和第二下拉NMOS晶体管Ml关闭，第 一上拉PMOS晶 体管M3导通，第二上拉PMOS晶体管M4关闭，此时节点A电平浮动
(floating),第二PMOS晶体管M6导通，把节点A电平稳定为高电平3.3V。 当输入信号源Input由高电平1 ( 1.0V)变为0电平时候，经过第一反相 器INV1输入上拉电路控制子电路331的第一 NMOS晶体管M12和第一 NMOS晶体管Mil的栅极使其导通，B点电平被拉至0电平，由于第三NMOS 晶体管M10打开，上拉电路控制子电路331的输出端BCV电平为0。
同时，输入信号源Input经过第 一反相器INV1 、第二延迟器Delay2和第 三反相器INV2之后，输入第一下拉NMOS晶体管M2、第二下拉NMOS晶 体管Ml和第一上拉PMOS晶体管M3栅极，此时只有第一上拉PMOS晶体 管M3导通，节点A电平此时为高电平(3.3V),经过第二反相器332变为低 电平O,此时电平转换电路300的输出端Output输出0,然后经过第一延迟器 Delayl延迟并输入上拉电路控制子电路331的笫三NMOS晶体管M10和第 三PMOS晶体管M9的栅极并使第三PMOS晶体管M9导通，上拉电路控制子电路331的输出端BCV电平被上拉至3.3V，关闭第二上拉PMOS晶体管 M4,第二上拉PMOS晶体管M4关闭之后，节点A电平为浮动，反相器331 与第二 PMOS晶体管M6反馈将节点A电平稳定为高电平(3.3V )。
图4分别给出图3所示电平转换电路300的输入信号源Input、输出端 Output以及上拉电路控制子电路331输出端BCV的调制脉冲信号。
本实施例通过采用控制电路来控制上拉电路，使得在输入信号源I叩ut从 高电平O变为低电平1时刻上拉电路32保持关闭，不会造成上拉电路32与 下拉电路31之间的竟争，从而带来以下优点提高了电平转换电路的速度、 能够在较宽工作电压(即第一电压源与输入信号源的高电平可以有较大电压 差)范围内工作、上拉电路与下拉电路延时小，输入输出占空比变化较小， 比较适合90nm及以下的具有高速、延时小的电路使用。同时由于上拉与下拉 电路之间没有竟争，在转换和维持过程中没有直流通路，不会造成电流浪费。
本实施例中采用第二延迟器将反相的输入信号源电平进行延迟，进一步 调整了延时，优化了占空比。
参照附图5，给出在高频(2GHZ)下，输入信号源为高电平为0.8V的矩 形波，第一电压源为3.63V情况下，采用本发明的电平转换电路输出的电平 波形，图中虚线为输入信号源波形，实线为电平转换电路输出端输出调制脉 冲信号，计算得到输入信号源占空比(cycleduty)为52%,经过电平转换电 路输出的调制脉冲信号占空比为59%,占空比变化了7%,变化较小。
参照附图6,给出在低频(500MHZ)下输入信号源的高电平为1.2V的 调制脉冲信号，在第一电压源为高电平3.3V情况下，采用本发明的电平转换 电路输出进行电平转换，图7给出采用本发明的电平转换电路在输入信号源 为图6情况下输出的调制脉冲信号，计算得到输入信号源占空比(cycle duty) 为50.5%,经过电平转换电路输出的调制脉冲信号占空比为50.35%,占空比 变化了 0.15%,变化非常小。虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1. 一种电平转换电路，包括 上拉电路，连接至第一电压源；下拉电路，连接至上拉电路及接地端之间，还连接至输入信号源，所述上 拉电路与下拉电路的共同作用使电平转换电路的输出信号为高电平为第一电 压源值低电平为零的调制脉冲信号；节点，位于上拉电路与下拉电路连结处，其特征在于，还包括控制电路，进一步包括第二反相器， 一个输入端连接至节点、另一输入端连接至第一电压源，用 于将节点电平反相，反相后节点电平作为电平转换电路的输出信号； 第一延迟器，连接至第二反相器，用于将反相后的节点电平延迟； 上拉电路控制子电路，第一输入端连接至第一延迟器、第二输入端连接至 第一电压源、第三输入端连接至输入信号源的反相信号，输出端连接至上拉 电路，所述上拉电路控制子电路用于在输入信号源为由低电平变为高电平时 刻关断上拉电路。
2. 根据权利要求1所述的电平转换电路，其特征在于，所述控制电路还包括 第一PMOS晶体管，源极与第一电压源相连、漏极与上拉电路相连、栅极与节点相连，用于稳定上拉电路控制子电路的输出端的电平；第二PMOS晶体管，源极与第一电压源相连、漏极与节点相连、栅极连接 至电平转换电路的输出信号，用于稳定节点电平。
3. 根据权利要求1所述的电平转换电路，其特征在于，所述上拉电路控制子 电^各包4舌第一 NMOS晶体管，源极接地端、栅极经第一反相器连接至输入信号源； 第二NMOS晶体管，源极接第一NMOS晶体管漏极、栅极经第一反相器连接至输入信号源；第三NMOS晶体管，源极接第二NMOS晶体管漏极、栅极连接至第一延 迟器，所述第一、第二、第三NMOS晶体管体电极接地端；第三PMOS晶体管，漏极接第三NMOS晶体管的漏极并引出作为上拉电 路控制子电路的输出端连接至上拉电路、源极连接至第一电压源、栅极连接 至第一延迟器。
4. 根据权利要求3所述的电平转换电路，其特征在于，所述上拉电路控制子 电路的第二NMOS晶体管阈值电压为小于零。
5. 根据权利要求1所述的电平转换电路，其特征在于，所述下拉电路依次经 过第三反相器、第二延迟器及第一反相器连接至输入信号源；所述第一反 相器用于对输入信号源的电平进行反相；第二延迟器用于将反相后的输入 信号源的电平进行延迟；所述第三反相器用于将延迟的反相输入信号源的 电平进行反相。
6. 根据权利要求1所述的电平转换电路，其特征在于，所述下拉电路包括 第一下拉NMOS晶体管，源极接地、栅极依次经过第三反相器、第二延迟器及第 一反相器连接至输入信号源；第二下拉NMOS晶体管，源极接第 一下拉NMOS晶体管漏极、漏极接节 点、栅极依次经过第三反相器、第二延迟器及第一反相器连接至输入信号源， 所述第一、第二下拉NMOS晶体管体电极接地端。
7. 根据权利要求6所述的电平转换电路，其特征在于，所述第二下拉NMOS 晶体管阁值电压为小于零。
8. 根据权利要求1所述的电平转换电路，其特征在于，所述上拉电路包括 第一上拉PMOS晶体管，漏极接节点、体电极接第一电压源、栅极依次经过第三反相器、第二延迟器及第 一反相器连接至输入信号源；第二上拉PMOS晶体管，漏极接第一上拉PMOS晶体管源极、源极接第一电压源、体电极接源极、栅极接上拉电路控制子电路的输出端。
9. 根据权利要求1所述的电平转换电路，其特征在于，所述第一延迟器的延迟时间为小于200ps。
10. 根据权利要求1所述的电平转换电路，其特征在于，所述第二延迟器的延 迟时间为小于200ps。
11. 根据权利要求1所述的电平转换电路，其特征在于，所述第一电压源为输 入输出电路区域操作电平。
12. 根据权利要求1所述的电平转换电路，其特征在于，所述输入信号源的高 电平为核心电路区域操作电平。
全文摘要
一种电平转换电路，通过采用控制电路来控制上拉电路，使得在输入信号源从低电平变为高电平时刻，上拉电路保持关闭，不会造成上拉电路与下拉电路之间的竞争，从而带来以下优点提高了电平转换电路的速度、能够在较宽工作电压(即第一电压源与输入信号源的高电平可以有较大电压差)范围内工作、上拉电路与下拉电路延时小，具有较小的占空比，比较适合90nm及以下的具有高速、延时小的电路使用。同时由于上拉与下拉电路之间没有竞争，在转换和维持过程中没有直流通路，不会造成电流浪费；同时本发明的电平转换电路采用第二延迟器补偿了上拉电路与下拉电路之间的延时，优化了占空比。
文档编号H03K19/00GK101312342SQ20071004109
公开日2008年11月26日 申请日期2007年5月23日 优先权日2007年5月23日
发明者林庆龙, 符志岗 申请人:中芯国际集成电路制造(上海)有限公司