一种支持预搜索的面积紧凑型bch并行译码电路的制作方法

专利名称：一种支持预搜索的面积紧凑型bch并行译码电路的制作方法
技术领域：
本发明涉及用于检错或纠错的编码、译码或代码转换电路，尤其涉及应用循环码，即通 过码字循环移位产生校验信息的由多项式、玻色一查德赫利一霍克昆海母 (Bose-Chaudhuri-Hocquenghem,即BCH )编码发生器定义的差错控制码，特别是涉及在 NandFlash型结构大容量存储设备控制芯片中的一种BCH译码器电路。
背景技术：
在NandFlash型结构大容量存储设备的控制芯片中，当数据写入存储单元时，需要按一 定规则人为地写入一部分冗余数据，用于差错控制，以保证数据读出时进行误码检测和校正。 BCH码是可纠正多个随机错误的码，这与NandFlash存储设备的常规出错类型相符。采用超 长BCH码作为NandFlash控制器纠错编码ECC单元的优点是(1) 在保护相同长度的数据时，对于给定的随机错误数，二进制BCH码需占用的冗余数据 空间通常要低于里德一索罗蒙RS (Reed-Solomon)码；(2) 在译码时，二进制BCH码仅需搜索错误位置，待获得错误位置后，只需将错误位取反 即完成纠错。目前，消费类大容量存储器件要求ECC单元不断提升纠错处理性能，并压缩硬件实现低 成本。基于这种考虑，以BCH码作为纠错码型，为不同规格和品质的存储器件提供数据保护， 需要做到实现代价低、纠错能力强、处理性能高。对于任意正整数/w，设二进制BCH码的标准码长为# = 2"-lbits，信息元为尤bits， 则该码的相关指标为校验元长为iV-Xbits;纠错能力/^^Z^ (其中m》3);最小码距 c/min^ + l。目前BCH码并行编码电路已经被广泛采用，并行译码电路的实现结构还没有.完全统一。 通常BCH码的译码主要分为三步(1)从接收码字中计算伴随多项式的各校正子S,.(;c);(2 )釆用伯利坎普一梅西BM(Berlekamp-Massey)迭代算法得到差错位置多项式o"(x); (3)釆用Chien搜索法求解差错位置多项式c(x),并纠错，在上述第二步中，伯利坎普和梅西提出的BM迭代译码算法是用于BCH和RS解码器中解 关键方程的实用方法，与欧几里德(Euclidean)算法和连分数算法相比，BM算法的硬件复 杂度较低。此外，BM算法可以设计成只计rf错误位置多项式c7(jc)，而不必同时计算错误值多项式Q(x),因此在无需计算Q(:c)的二进制BCH码译码中广泛使用。这是因为这种码的错误仅由"1"错成"0"，或由"0"错成"1"两种情况，错误值总为"1"，因此在找到错误位 置后只要将该位置的数据按位取反，即可纠正错误。但是,.经典的BM算法中需要复杂的有限域求逆运算，有限域的求逆运算要么需要复杂 的硬件实现结构，要么采用查表方式，需在电路中加入ROM或Flash型存储单元。这些方法 与低成本和低算法复杂度的设计目标相违背。伯顿(Burton H.)在1971年中提出了一种针 对二进制BCH码的无求逆(Inversionless)伯利坎普一梅西译码算法IBM,简化了算法实 现。采用IBM迭代算法后，二进制BCH码的译码步骤变更为(1) 从接收码字中计算伴随多项式&(x);(2) 采用IBM迭代算法得到常数项非"0"的差错位置多项式M";(3) 采用Chien搜索法求解差错位置多项式M^)并纠错。针对上述译码步骤(1)和(3), Chen Y.等人给出了伴随多项式运算电路和并行Chien 搜索电路(参见"ChenY. andParhiL L, Area efficient parallel decider architecture for long BCH codes. IEEE Proceedings on ICASSP 2004， 2004: 73-76.")。针对上述译码 步骤(2),里德(Reed I. S.)等人将IBM算法扩展用于解非二进制BCH码，并给出了 IBM 算法的超大规模集成电路VLSI结构，当前这种实现结构被广泛釆用(参见"Reedl. S. ， Shih M. T. ，VLSI design of inverse-free Berlekamp-Massey algorithm. In 1EE Proceedings on Computers and Digital Techniques, 1991, 138 (5): 295-298.")。张军等人提出了超高速 低复杂度IBM算法电路结构(参见"张军，王志功，胡庆生等.髙速Berlekamp-Massey算法 结构及电路实现.电路与系统学报，2006, 11 ( 4 ): 85-89.")，降低了关键路径延迟，采 用了 2, + 1个二输入有限域乘法器。对于BCH码的译码步骤(1)的伴随多项式运算电路，在数据输入端需要大量的有限域 常系数乘法单元，电路的实现代价大，关键路径长。对于BCH码的译码步骤(2)，在有限域GF(2，上纠错能力为f比特的BCH码，若采用里德 等人的实现电路，实现结构需要3Z-1个二输入乘法器，根据不同的工艺库，单个组合逻辑乘 法电路的实现面积通常在1000门左右，3f-l个二输入乘法器的实现代价将超过整个译码电路 的50%。若采用张军等人的实现电路，虽然降低了关键路径延迟，但仍需釆用2f + l个二输入 有限域乘法器，实现代价依然较大。对于BCH码的译码步骤(3)，现有的并行Chien搜索电路对常用的BCH截短码并没有采取专门措施，需要对截去的空数据单元进行搜索，限制了错误位置的搜索速度。由于在上述BCH码的三个译码步骤的实现电路中，现有技术存在硬件实现面积大、关键 路径延时长等问题，无法满足大容量便携式存储系统的要求。为避免上述现有技术的不足之处，中国专利申请2005 1 0134376. 2公开了一种"BCH编 码中Galois扩域运算的快速实现方法"，预先建立幂次表示和多项式表示之间各元素的对 应关系；通过Galois扩域元素的两种表示方法实现混合运算，提髙了 BCH编解码的运算速 度，降低了 Galois扩域运算软件实现的复杂性。该算法针对软件实现具有很好的适应性， 然而这种Galois扩域运算需要分多个步骤进行，并且需要兼容所有Galois扩域，因而它在 硬件实现面积和运算速度上都无法满足当前大容量便携式NandFlash存储产品的需求。中国专利申请2004 1 0005777. 3还公开了一种"快速纠双错BCH码译码电路"，根据 译码码字的错误图样不大于2-bit这一特点，给出了一种无需Chien搜索法，也不用查找表 ROM ,直接从伴随式结'果即可计算出错误位置的快速译码算法。译码结构简单，硬件复杂度 低。然而，目前大容量NandFlash存储产品的容量在继续不断增大，特别是在消费类数码产 品中，NandFlash的质量参差不齐，2-bit的纠错性能已经难以保证各种NandFlash产品的 使用可靠性。而本发明"支持预搜索的面积紧凑型BCH并行译码电路"可根据不同的. NandFlash产品质量，在一个电路上分别实现纠正16、 12、 8、 4 bit的错误，更加适合当前 的栢关产品应用。发明内容本发明要解决的技术问题在于避免现有BCH码译码电路的缺点和应用灵活性上的不足， 提出 一种BCH码并行译码的VLSI实现电路。在一个译码器的硬件实现结构之上，使BCH译码 器的实现面积大幅缩减，提高误码的搜索速度；通过对电路接口的重新设计，使BCH译码器 支持多种纠错性能和不同码长。从而使采用该译码电路的集成电路产品达到体积小、成本低、 功能全、速度快的特点。本发明解决所述技术问题可以通过采用以下技术方案来实现设计一种支持预搜索的面积紧凑型BCH并行译码电路，所述并行译码电路工作在有限域 GF(2")上，包括伴随式校正子运算电路、错误位置多项式迭代电路和错误地址搜索电路；所 述伴随式校正子运算电路借助8路双路选通器，在校正子的8-bit并行运算电路输入端完成 有限域常系数乘法；所述迭代电路借助IBM迭代运算的一轮多拍实现电路之2套多路选通器， 复用一个有限域GF(2")上的二输入乘法器，在实现IBM迭代算法时，运行一轮迭代多拍运算； 所述错误地址搜索电路中则设置了全组合逻辑预搜索模块；所述BCH并行译码电路为8-bit 并行译码电路。A. 所述伴随式校正子运算电路，釆用l-bit变量与13-bit常量有限域乘法的双路选通 实现结构，完成二进制接收码序列/^，/^—1...及()与13-bit有限域常量的乘法；对于8-bit并.行输入，需要8路双路选通器。设~ Oe[l，2小为伴随式运算结果，伴随式校正子的8-bit 并行运算电路模型为<formula>formula see original document page 7</formula> (i)
式(i)中i 为接收码字序列，it为运算迭代时的状态变量；接收总码长为iv比特，由于编、译码处理及存储方式都以字节为单位，故W可被8整除；式(1)中接收码字第及w一-bit与13-bit有限域常量W-^的乘法采用双路选通实现结构；对于8组双路选通器，其两个输入端分别为"0"和a叩'(附=0，1，...7)。当接收比特i w-'-O(i'-O，l，..JV-l)时，输入端"0"选通，乘法结果为"0";当接收比特及^=1时，输入端常量a^'选通，乘法结果为"吋。译码码字通过伴随式校正子运算电路得到2f个伴随式校正子^. Os[l,2f])，然后控制IBM-enable使能信号使能错误位置多项式迭代电路，在每轮迭代前2/个校正子^ (/e[I，2小按照从5^至^的方向移动一次，移出校正子通过shift [12: O]端口移入到错误位置多项式迭代电路(2)的7)(ye[o，。)寄存器组中，且移入方向为ro到7;，在2^轮迭代完成后错误位置多项式迭代电路得到错误位置多项式各参数^、 /i2……A和错误数指示信号Error-num[^0]，此时Search—enable信号有效使能错误地址搜索电路(3),最后搜索出错误地址 Error—address [9: 0]和相应的错误图样Error—data [7: 0]。B. 伴随式校正子运算电路的码字正确指示信号Code-correct和错误地址搜索电路的错误搜索完毕指示信号Search-done做逻辑或，得到译码结東指示信号Decode—done信号；当 码字输入完毕若无错，则Code-correct有效，同时Decode—done信号有效；若有错，则错误 位置多项式迭代电路和错误地址搜索电路工作完毕后Search—done信号有效，同时 Decode—done信号有效 C.所述的错误位置多项式迭代电路，针对IBM迭代算法， 一轮多拍实现结构将状态机与 各选通单元的配置逻辑相结合，通过控制单元对2套多路选通器的配置来复用有限域GF(213) 上的二输入乘法器，配置信号分为2路，从而用多个时钟周期完成一轮的IBM算法迭代；在 一轮IBM迭代中，二输入乘法器被复用3/ + 2次，复用由控制单元对2套多路选通器的配置完成，且复用顺序符合(To ^), (T!0;u^， ... (T, /^， (MM Mn^， (^ yowO，fM,—2 Mo o， j j-omO , … ^o a/omO， (^0yoj^， o0 y。i/0,其中" "表示有限域GF(2'3)上的乘法运算；该迭代电路对有限域二输入乘法器的复用率高，迭代速度有所降 低，而电路的实现面积得到大幅压缩；同时，采用一轮迭代多拍运算，将有助于降低电路中 的关键路径延迟。D. 所述具有全组合逻辑预搜索模块的错误地址搜索电路，采用全组合逻辑预搜索模块。 在使用有限域GF(2")上的BCH截短码时，标准码长# = 213-1被截短为^',此时Chien搜索 电路需要空搜索Z-W-iV'比特。纠错能力为/比特时，在搜索电路中引入全组合逻辑预搜索 模块，将错误位置多项式的参数//0直接送入并行Chien搜索电路，等效于与c^做有限域乘法；将参数A、 /"2、…A分别与调整子"、"2i、…""做有限域乘法后再送入并行Chien 搜索电路，如此将跳过Chien搜索法需要空搜索的丄个比特，直接从第Z + 1比特进行错误位置搜索。其硬件实现简单，搜索速度获得大幅提升。E. 所述支持预搜索的面积紧凑型BCH并行译码电路，釆用多功能可配置数据接口，不需 配置码长iV，译码电路根据输入数据长度自行完成校验和纠错，码长iV的取值范围在256比 特，即32字节，和8184比特，即1023字节之间；且纠错位数f可分别配置为16、 12、 8、 4 比特。同现有技术相比较，本发明"一种支持预搜索的面积紧凑型BCH并行译码电路"的技术 效果在于1.具有硬件复杂度低，电路面积紧凑，成本低廉。2.数据吞吐率高，错误地址搜 索速度快。3.接口设计简单实用，功能齐全。4.根据校验元长度的需求，可灵活配置纠错性 能，且不受码长变化的影响。图l是本发明的整体电路框图；图2是本发明的有限域GF(213)上BCH译码器的伴随式校正子运算电路；图3是本发明的有限域GF(2")上IBM错误位置多项式迭代运算的一轮多拍实现电路;图4是本发明的采用全组合逻辑预搜索模块的错误地址搜索电路；图5是本发明的多功能可配置数据接口框图；图6是现有技术在有限域GF(2"上的BCH译码IBM迭代运算电路；附

图1-5中"形"表示有限域GF(2力上的加法，"0"表示有限域GF(2、上的乘法；附图6中" "表示有限域GF(2"上的加法，"0"表示有限域GF(2")上的乘法。
具体实施方式
以下结合附图所示之优选实施例作进一步详述一种支持预搜索的面积紧凑型BCH并行译码电路,如图1至图5所示，工作在有限域GF(213) 上，包括伴随式校正子运算电路l、错误位置多项式迭代电路2和错误地址搜索电路3;所述 运算电路1借助伴随式校正子的8-bit并行运算电路4中双路选通器4-1至4-8完成输入端 的有限域常系数乘法；所述迭代电路2借助IBM迭代运算的一轮多拍实现电路之2套多路选 通器9和10,复用一个有限域GF(2，上的二输入乘法器11，在实现IBM迭代算法时，运行 一轮迭代多拍运算；所述错误地址搜索电路3中则设置了全组合逻辑预搜索模块25;所述 BCH并行译码电路为8-bit并行译码电路。图l为其整体电路框图。图中各信号的功能描述如下 A.输入信号Clock:系统时钟输入；Resetn:电路的异步复位端，低电平有效；Restartn:电路的同步复位端，低电平有效；In—enable:码字输入使能信号，髙电平有效，与首个接收数据同步置"1"; Input-end:码字输入截止使能信号，高电平有效，数据输入时保持低电平，与最后一个8-bit数据同步置"1"; Search—next:搜索下一个错误，上升沿使能，使能后Chien搜索电路将脱离等待状态，继续搜索错误；Ecc—mode[l:0]:纠错能力选择信号，2位信号分别表示四种纠错状态，即纠错位数可配置为16、 12、 8、 4比特； Data —in[7:0]:译码数据输入端口，共8位。B. 输出信号Decode—done:译码结束指示信号，髙电平有效，无误码时在数据输入完毕后置"1", 出错时在纠错完毕后置"1",是内部连接信号Code—correct和 Search-done的逻辑或输出； Decode-error:超出纠错能力指示信号，高电平有效，当出错数超过纠错能力时，在纠错完毕后置"1"，否则保持为"0"电平； Error-occur:误码发生指示信号，码字有误时置"1"，否则保持为"0"电平； ^■ror-searched:指示搜索到一个出错字节，高电平有效，有效后并行Chien搜索电 路26暂停搜索，等待纠错处理完成，译码器收到Search—next高电平 信号后，并行Chien搜索电路26开始继续搜索； Error-address [9: O]:出错字节地址输出，每当Error—searched有效时输出错误字节 地址，因为码长在256比特，即32字节，和8184比特，即1023字节之 间可变,所以该信号具备10-bit最大位宽； Error—data[7: 0]:错误图样输出，每当Error—searched有效时输出错误字节内的错误 图样。C. 内部连接信号Code-correct:码字正确指示信号，高电平有效，由伴随式并行运算电路1发出； Search-done:错误搜索完毕指示信号，高电平有效，由错误地址搜索电路3发出； Code-length[9:0]:码长计数信号，取值在32字节和1023字节之间，由伴随式并行运算电路1发出，具有全组合逻辑预搜索模块25的错误地址搜索电路 3收到后控制搜索范围； IBM-enable:错误位置多项式迭代使能信号，髙电平有效，在伴随式运算完毕后，由伴 随式校正子运算电路1发送至错误位置多项式迭代运算的一轮多拍实现电 路2;Shift[12:0]:伴随式校正子移位信号，伴随式运算完毕后，在每个IBM.迭代轮次开始 时，从伴随式校正子运算电路1的寄存器组S中移出一个校正子 & (_/ = l，2，..D,送入错误位置多项式迭代运算的一轮多拍实现电路2的寄存器组r中；//o......错误位置多项式各参数，位宽都为13-bit，在错误位置多项式迭代完成后保持，由错误位置多项式迭代运算的一轮多拍实现电路2发至具有全组 合逻辑预搜索模块25的错误地址搜索电路3; Search—enable:具有全组合逻辑预搜索模块25的错误地址搜索电路3使能信号，髙电 平有效，在错误位置多项式迭代完成后，由错误位置多项式迭代运算的一 轮多拍实现电路2发至具有全组合逻辑预搜索模块25的错误地址搜索电路Error-rmm[4:0]:错误数指示信号，在错误位置多项式迭代完成后给出错误数，由错误 位置多项式迭代运算的一轮多拍实现电路2发至具有全组合逻辑预搜索模块 25的错误地址搜索电路3。 图2为有限域GF(2")上的伴随式校正子运算电路，输入码字以8-bit并行方式进入电路， 在一个时钟周期内8个支路①、②......⑧各输入l-bit数据。输入端采用l-bit变量与13-bit常量有限域乘法的双路选通实现结构4，将l-bit输入数据与GF(2,上的常量做有限域乘法。接收码字第i^—比特与有限域常量"('-^的乘法为8路双路选通器4-l至4-8，其两个输入端分别为"0"和0^'(加=0,1,...7)。当接收比特及w—=0(/ = 0，l，..JV —l)时，"0，，输入端选通，乘法结果为"0";当接收比特^—,=1时，常量0^'(附=0，1，...7)输入端选通，乘法结果为c^'。接 着，8路乘法结果进入有限域加法器5，做异或操作。13-bit寄存器7在每个时钟节拍的上升沿到来时更新为上一拍的输入信号，其寄存数据进入有限域常量"^乘法器8后，与有限域 加法器5的结果再次进入异或单元6,作为下一时钟周期寄存器7的输出，如此每个节拍更 新寄存器7，直到所有码字并行输入完毕。当纠错能力为/比特时，需要同时计算2/个校正子 5^(y'e[l，2f])，即2/个伴随式校正子运算电路，构成所述并行伴随式校正子运算电路l。图3是有限域GF(2")上IBM错误位置多项式迭代运算的一轮多拍实现电路。针对IBM迭 代算法， 一轮多拍实现结构将状态机12与各选通单元的配置逻辑13相结合，通过控制单元 14对多路选通器9和多路选通器10的配置来复用有限域GF(213)上的二输入乘法器11,配置 信号分别为c"l和ctr2，从而用多个时钟周期完成一轮的IBM算法迭代。如图3示， 一轮 IBM算法的迭代实现步骤如下(1)按照I服迭代算法初始化各寄存器,分别将13-bit寄存器//0、 ^置为"l，，， 13-bit寄存器23置为"1"，迭代轮次A:-0，误码比特数￡ = 0，其余寄存器全部清"0"。(2) 将校正子5;按A、 S2.......52,的顺序移出一个，移入到寄存器ro中，同时将原\寄存器7}(/-0，1,，..，卜1)中的数据移动一次到7;+1中，此时原寄存器7;中的数据被7;一覆盖，如此个校正子需按2/个迭代轮次逐个移入寄存器r0..j;中 (3) 控制单元14发出信号ctr5将反向多路选通器15的通路0)打开并保持；同时发 出信号ctrl和ctr2将多路选通器9从左至右依次选通，将多路选通器10从上 至下依次选通。如此，在,+ l个时钟周期中，对有限域GF(2")上的二输入乘法器 ll的复用顺序为(r0 //0)， (7! /^)，...... ( ; 〃,).(4) 迭代轮次it-ifc + l;若13-bit寄存器(18)的乘法累加信号Mo"f为"0"，则当前 误码比特数丄保持不变，否则Z-A:-Z + l。(5) 在判断电路21中，若满足Afo"f-0或2Z〉;fc，则发出选通信号Ctr3控制双路选 通器22更新13-bit寄存器23;发出信号Ctr4控制;i寄存器组的更新电路24，将f个双路选通器附o、 w……w,"的通路②打开。若不满足MoW = 0或2丄> A ， 则配置选通信号Ctr4打开附o、,……m卜i的通路①；同时，选通信号Ctr3控制双路选通器22使13-bit寄存器23保持原状态。(6) 信号Mo"/和yo"f确定后，控制多路选通器9和多路选通器10,接着步骤(3)分别从左至右、从上至下继续做有限域乘法。乘法发生的顺序应为<formula>formula see original document page 12</formula>(7) 步骤(6)第一个乘法(^一0A/o^)完成后，反向多路选通器15的通路②打开，由 13-bit寄存器17暂存结果。(8) 第二个乘法(/^0yo"O完成后，反向多路选通器15的通路③打开，与寄存器U 的暂存结果进入异或单元19。控制单元14的发出配置信号ctr6控制反向多路选 通器20更新信号并将信号//,_ ^存入寄存器//,中，同时将义寄存器组更新电路24中的信号^—f一^存入寄存器Vi中。(9) 依此类推，将随后乘法(;i^20A/o"f)和(A一0ybW)之结果分别更新到寄存器a一和A-2中。(io)最后一次乘法(^)0rb"o完成后，因为寄存器组;i已经更新完毕，所以i3-bit寄存器17清零，反向多路选通器15的通路③打开，配合多路选通单元20得到 信号W—n^并存入寄存器;"0中。返回步骤(2),开始下一轮的IBM算法迭代。 待2f个校正子^ (ye[l，2f])全部移入电路并迭代2/轮后，错误位置多项式迭代运算的一轮多拍电路2工作完毕，此时寄存器/Zo、 a...... //,即为错误位置多项式各参数，须送入具有全组合逻辑预搜索模块25的错误地址搜索电路3。图4是具有全组合逻辑预搜索模块25的错误地址搜索电路，仍采用Chien搜索法。在并 行Chien搜索电路26的参数输入端，加入了全组合逻辑预搜索模块25。对于错误位置多项式 各参数//0、 M...... /V将;/o直接送入并行Chien搜索电路26，将错误位置多项式各参数/^、 〃2......//,与调整子"￡、 a2i.......a"做有限域乘法后送入并行Chien搜索电路26，近而直接由第Z + 1比特开始Chien搜索。并行Chien搜索电路26根据实现代价的需求可选择 8-bit或4-bit并行。图5是译码器的多功能可配置数据接口框图，所述BCH码并行译码电路数据处理位宽为 8-bit,不需配置码长iV,译码电路根据输入数据长度自行改变信息码长尺。无须改变电路， 纠错位数f可分别配置为16、 12、 8、 4比特。图中输入信号/输出信号的功能描述同图l输入 信号/输出信号的功能。所述伴随式校正子运算电路l，将二进制接收码字序列 ,4—卜為与13-bit有限域常量的乘法，变为1-bit变量与13-bit常量有限域乘法的双路选通实现结构4，降低了实现代价和 电路的关键路径延迟，所述错误位置多项式迭代运算的一轮多拍实现电路2,仅采用一个有限域GF(2'3)上的二输 入乘法器ll,电路复用率髙，虽然迭代速度有所降低，而电路的实现面积得到大幅度压缩， 比现有技术降低近60%;同时采用一轮迭代多拍运算，有助于降低电路中的关键路径延迟。所述全组合逻辑预搜索模块的错误地址搜索电路3，釆用全组合逻辑预搜索模块25。对于 截去了丄比特的BCH截短码，可直接从第i: + l比特进行Chien搜索，其硬件实现简单，搜索速 度获得大幅提升。所述并行BCH码译码电路，釆用多功能可配置数据接口 27。不需配置码长W,译码电路 根据输入数据长度自行完成校验与纠错，且无须改变电路，纠错位数/可分别配置为16、 12、8、 4比特，采用所述方案设计的BCH码，具有硬件复杂度低，数据吞吐率高，接口设计简单实用，根 据校验元长度的需求，可灵活配置纠错性能，且不受码长变化的影响。适合于低成本要求、 高处理效率和纠错性能的差错控制系统，特别是大容量NandFlash存储系统中。如果仅保留所述伴随式并行运算电路，可以仅用作BCH码校验；所述错误地址搜索电路 是在有限域GF (213)上的，其中全组合逻辑预搜索模块还可应用于有限域GF (2n)上的BCH译码 电路中，应用时数据位宽13调整为n。本发明所述电路适合于纠随机误码的应用场合，在无线通信终端系统芯片、光纤通信接 口芯片等产品中也具有较大的应用空间。电路描述语言采用Verilog HDL，在Synopsys公司的VCS验证环境下进行了实验验证。采 用BCH(4256， 4152)码，当纠错能力配置为8比特时，对于4152比特即519字节的全"FF"信息 元，得到的104比特即13字节校验元为104' h el b0 f7 86 79 8a a7 eb 34 ef 16 c8 30译码输入为519字节信息元加13字节校验元，共532字节。将电路接口配置为8-bit纠错模 式，故意造成8-bit的数据差错，其中第1字节的高4位连续出错，最后一个字节，即第532字 节的低4位连续出错，即译码器输入4256， h ff ff ff ......ff el b0 f7 86 79 8a a7 eb 34 ef 16 c8 3￡译码后输出为错误l地址(Error-address [9: 0〗):10' h 000; 错误l图样(Error—data [7: O]): 8， h f 0。 错误2地址(Error—address [9: O]): 10， h213; 错误2图样(Error—data [7: O]): 8， h Of 。 其中错误l是信息元出错，错误2为校验元出错，纠错功能完全正确。
权利要求
1.一种支持预搜索的面积紧凑型BCH并行译码电路，其特征在于所述并行译码电路工作在有限域GF(213)上，包括伴随式校正子运算电路(1)、错误位置多项式迭代电路(2)和错误地址搜索电路(3)；所述运算电路(1)借助伴随式校正子的8-bit并行运算电路(4)中双路选通器(4-1)至(4-8)完成输入端的有限域常系数乘法；所述迭代电路(2)借助IBM迭代运算的一轮多拍实现电路之多路选通器(9，10)，复用一个有限域GF(213)上的二输入乘法器(11)，在实现IBM迭代算法时，运行一轮迭代多拍运算；所述错误地址搜索电路(3)中则设置了全组合逻辑预搜索模块(25)；所述BCH并行译码电路为8-bit并行译码电路。
2. 根据权利要求1所述的支持预搜索的面积紧凑型BCH并行译码电路，其特征在于译码码字通过并行伴随式运算电路(l)得到2r个伴随式校正子5^ (Je[l，2f]),然后控制IBNLenable使能信号使能错误位置多项式迭代电路(2),在每轮迭代前2f个校正子 SyO'e[l,2f])按照从S2,至&的方向移动一次，移出校正子通过shift[12:0]端口移入到错误位置多项式迭代电路(2)的7)Oe[(U])寄存器组中，且移入方向为T()到7;，在2f轮迭代完成后错误位置多项式迭代电路(2)得到错误位置多项式各参数^、 //2......^和错误数指示信号Error—num[4: 0],此时Search—enable信号有效使能错误地址搜索电路(3)，最 后搜索出错误地址Error—address [9: 0]和相应的错误图样Error—data [7: 0]。
3. 根据权利要求1所述的支持预搜索的面积紧凑型BCH并行译码电路，其特征在于 并行伴随式运算电路(l)的码字正确指示信号Code—correct和错误地址搜索电路(3)的错 误搜索完毕指示信号Search—done做逻辑或，得到译码结東指示信号Decode-done信号； 当码字输入完毕若无错，则Code-correct有效，同时Decode—done信号有效；若有错， 则错误位置多项式迭代电路(2)和错误地址搜索电路(3)工作完毕后Search-done信号有 效，同时Decode—done信号有效。
4. 根据权利要求1所述的支持预搜索的面积紧凑型BCH并行译码电路，其特征在于 所述的错误位置多项式迭代电路(2)，针对IBM迭代算法， 一轮多拍实现结构将状态机(12) 与各选通单元的配置逻辑(13)相结合，通过控制单元(14)对多路选通器(9，10)的配置来复 用有限域GF(2")上的二输入乘法器(11)，配置信号分别为ctrl和ctr2，从而用多个时钟 周期完成一轮的IBM算法迭代；在一轮IBM迭代中，二输入乘法器(ll)被复用3, + 2次，复 用由控制单元(14)对多路选通器9和多路选通器10的配置完成，且复用顺序符合<formula>formula see original document page 3</formula> (>。 yowO，其中" "表示有限域GF(2")上的乘法运算。
5. 根据权利要求1所述的支持预搜索的面积紧凑型BCH并行译码电路，其特征在于在有限域GF(2")上，当使用截短码时，标准码长^ = 213-1被截短为^;所述错误地址搜 索电路(3)的全组合逻辑预搜索模块(25)中，对于f比特的纠错能力，全组合逻辑预搜索模 块(25)分别将错误位置多项式各参数/v //2、…A与调整子or、 "21、 ... a"做有限域乘法后，跳过Chien搜索法需要空搜索的/:个比特，直接从第丄+ l比特开始错误位置搜 索。
6. 根据权利要求1所述的支持预搜索的面积紧凑型BCH并行译码电路，其特征在于 采用多功能可配置数据接口(27),不需配置码长W，所述译码电路根据输入数据长度自行 译码纠错，码长W的取值范围在256比特，即32字节，和8184比特，即1023字节之间； 无须改变电路，纠错位数f可分别配置为16、 12、 8、 4比特。
全文摘要
一种支持预搜索的面积紧凑型BCH并行译码电路，是工作在有限域GF(2¹³)上，所述并行译码电路包括伴随式校正子运算电路(1)、有限域GF(2¹³)上IBM错误位置多项式迭代运算的一轮多拍实现电路(2)、具有全组合逻辑预搜索模块(25)的错误地址搜索电路(3)和译码器多功能可配置数据接口(27)。同现有技术相比较，具有硬件复杂度低，电路面积紧凑，成本低廉；数据吞吐率高，错误地址搜索速度快；接口设计简单实用，功能齐全；根据校验元长度的需求，可灵活配置纠错性能，且不受码长变化的影响。
文档编号H03M13/15GK101252361SQ20071012385
公开日2008年8月27日 申请日期2007年10月11日 优先权日2007年10月11日
发明者张翌维, 李美云, 郑新建 申请人:深圳市中兴集成电路设计有限责任公司