译码器、相加-比较-选择单元和其方法

专利名称：译码器、相加-比较-选择单元和其方法
技术领域：
本发明是有关于通讯系统内的译码器，尤指译码器内的相力口 -比较-选4奪(Add- Compare — Select, ACS)单元和其方法。
技术背景数字通讯系统通常使用巻积编码(convolutional encoding) 在传送数据时来降低噪声和干扰。巻积编码的数据可由接收器 内的巻积译码器复原。维特比(Viterbi)译码器是一种已知译码 器，用于达到i奪码巻积编码的最大似然(maximum likelihood), 利用从多个可能的编码序列中选择出 一种编码序列来译码接收 到的数据。相加-比较-选择单元是维特比译码器中的主要动 作元件。相加-比较-选择单元比较所有可能的编码序列的机 率来决定一种最可能的序列。巻积译码器可以使用通道运行管 理(pipeline)、预先查找(look- ahead)以及平行运作(parallelism) 的技术来加强运算速度、电路大小以及制造成本。有鉴于此，本发明提出 一相加-比较-选4奪单元和其方 法，能够使用通道运行管理、预先查找以及平行运作的技术来 最小化电路大小而不会降低电路效能。发明内容本发明提出 一 种相加-比较-选4, (Add - Compare -Select, ACS)单元，产生具有 一 第 一位对(bit - pair)和 一 最大有 效位对(Most Significant Bit- pair, MSB)的第 一 路径值(path metrics), 其中每个位对以冗余数(redundant number)表示，具有 一高位和一低位，上述ACS单元包括第一ACS电路、限制电路、 MSB最大值选择单元、MSB储存单元以及重置单元。该第一ACS 电路，产生上述第 一路径值的上述第 一位对以及第 一进位值 (carry)。该限制电^各，耦接上述第一ACS电路，根据上述第一 进位值产生上述第 一路径值的上述MSB,以及限制上述第一路 径值的上述MSB在一第一预定值。该MSB最大值选4奪单元，耦 接上述限制电路以及另 一个ACS单元，从上述另 一个ACS单元 接收第二路径值的M S B,以及比较上述第 一 以及第二路径值的 上述MSB用以4艮据最大似然选择方法(maximum likelihood selection)来判定MSB决定信号。该MSB储存单元，耦接上述 MSB最大值选择单元，储存上述第 一 路径值的上述MSB做为先 前第一路径值。该重置单元，耦接上述MSB最大值选择单元以 及上述MSB储存单元，当上述第 一 以及第二路径值的上述MSB 的高位到达上述第 一预定值时，重置上述第 一路径值的上述 MSB到一第二预定值。此外，本发明另提出一种译码器，包括分支值单元、相加 -比较-选择单元以及存活值单元。该分支值单元从输入数据 计算分支值。该相加-比较-选择单元，耦接上述分支值单元， 接收该分支值和从一第二相加-比较-选择单元而来的第二路 径值用以产生具有 一 第 一位对和 一 最大有效位对的第 一路径值 以及一存活值(survivor metrics),其中每个位对以冗余数表示， 具有一高位和一低位，该相加-比较-选择单元包括第一ACS 电路以及MSB ACS电^各。该第一ACS电路产生上述第 一路径值 的上述第一位对、第一进位以及上述存活值。该最大有效位对 电路包括限制电路、MSB最大值选择单元、MSB储存单元以及 重置单元。该限制电路，耦接上述第一ACS电路，根据上述第 一进位值产生上述第 一路径值的上述MSB,以及限制上述第一 路径值的上述MSB在一第一预定值。该MSB最大值选4奪单元，
耦接上述限制电路以及另 一个ACS单元，从上述另 一个ACS单 元接收第二路径值的M S B,以及比较上述第 一 以及第二路径值 的上述MSB用以根据最大似然选择方法(maximum likelihood selection)来判定MSB决定信号。该MSB储存单元，耦接上述 MSB最大值选择单元，储存上述第 一 路径值的上述MSB做为先 前第一路径值。该重置单元，耦接上述MSB最大值选择单元以 及上述MSB储存单元，当上述第 一以及第二路径值的上述MSB 的高位到达上述第 一预定值时，重置上述第 一路径值的上述 MSB到一第二预定值。该存活值单元，耦4妄上述ACS单元，回 溯(tracing back)上述存活路径值用以译码上述输入数据。本发明另提出一种相加-比较-选择方法，用于产生具有 一第 一位对和 一 最大有效位对的第一^^径值，其中每个位对以 冗余数表示，具有一高位和一低位，上述相加-比较-选择方法包括产生上述第一路径值的上述第一位对以及第一进位值， 根据上述第 一进位值产生上述第 一路径值的上述MSB,限制上 述第 一路径值的上述MSB在一第 一预定值，比较上述第 一以及 第二路径值的上述MSB，用以根据最大似然选择方法来判定 MSB决定信号，储存上述第 一路径值的上述MSB做为先前第一 路径值，以及当上述第一以及第二路径值的上述MSB的高位到 达上述第 一预定值时，重置上述第 一路径值的上述MSB到 一 第 二预定值。本发明所述的译码器、相加-比较_选择单元和其方法， 使用通道运行管理、预先查找以及平行运作的技术来最小化电 路大小而不会降低电路效能。


图l显示本发明实施例以维特比译码来使用巻积译码的通讯系统的方块图。图2显示本发明实施例中18的方块图。图3a显示使用巻积数据Dc和Radix - 2演算法的部分格状图。图3b图显示使用巻积数据Dc和Radix - 4演算法的部分格状图。图4a显示用于图2中的ACS单元。 图4b显示用于图2中的ACS单元的电i 各图。 图5a显示图4a和图4b内的编码转换器。 图5b显示编码转换器1822的真值表。 图6显示本发明实施例中的ACS运作的概念图。 图7显示图4a及图4b中相加-比较-选才奪单元182a的最大 有效位对的方块图。图8显示图7中MSB的电路图。
具体实施方式
为使本发明的该目的、特征和优点能更明显易懂，下文特 举一4交佳实施例，并配合所附图式，作详细^兌明如下。在此必须说明的是，于下揭露内容中所提出的不同实施例 或范例，是用以说明本发明所揭示的不同技术特征，其所描述 的特定范例或排列是用以筒化本发明，然非用以限定本发明。 此外，在不同实施例或范例中可能重复使用相同的参考数字与 符号，所述重复使用的参考数字与符号是用以说明本发明所揭 示的内容，而非用以表示不同实施例或范例间的关系。图l显示本发明实施例以维特比译码来使用巻积译码的通 讯系统的方块图，包括巻积编码器IO、调制器12、通讯信道14、 解调制器16和维特比译码器18。巻积编码器IO耦接调制器12、
通讯信道14、解调制器16、然后到维特比译码器18。巻积编码器10位于一传输端，编码m位的符号到n位的巻积 数据Dc，其中n大于m,并且m/n是编码率。巻积数据Dc是使用 冗余位(redundant bit)的错误更正码，冗余位由才莫二运算 (modulo - 2)进行巻积处理产生。调制器12接着使用载波频率调 制巻积数据Dc，用以产生存活值SM,其适合用于在通讯信道 14中传送，以及解调制器16解调制调制的信号回巻积数据Dc。在经过通讯信道14的数据传送后，巻积ft据Dc由在接收端 的维特比译码器18所接收。维特比译码器18是译码器，利用估 计巻积数据Dc内转换(transition)的机率来判断最可能的数据序 列。在一些实施例中，巻积数据Dc可以是硬的(hard),即，二 进制数字b，O或b，l。在其他实施例中，巻积数据Dc可以是软的 (soft),即，每个数据位使用多位来代表在0和1之间的数据。例 如，符合Gigabit以太网(Ethemet)和第一 AND门802.1 ln的巻积 数据Dc使用2位的软决定值，b，00代表最接近数据0的数据位， b，01代表在数据0和数据l之间的33。/。，b，01代表在数据0和数据l 之间的66%， b，ll最接近数据l。图2显示本发明实施例中18的方块图，包括分支值单元 (Branch Metrics Unit, BMU)180、相力口 —比较—选择单元(Add -Compare - Select Unit, ACSU) 182和存活值单元(Survivor Metrics Unit, SMU)184。分支值单元180耦接相加-比较-选 择单元182、然后到存活值单元184。维特比译码器18根据数据率，获得n位输入数据区块的巻积 数据Dc用以产生m位的输出数据区块。例如，对于l/2数据率的 编码器n为2，对于l/3或2/3数据率的编码器n为3。在一些实施 例中，巻积数据Dc由2位软编码决定，因此维特比"i奪码器18根
据2n位来i奪码。维特比译码器18使用最大似然译码用以判定一组在所有编 码序列中具有最大似然的特定编码序列。巻积数据Dc从一个状 态到下 一 个状态的转换称为 一 个分支。分支值单元18 0计算巻积数据D c和在对应分支所预观'j的编 码序列之间的距离，用以产生分支值BM。相力。-比较-选择单 元182将BM加入相对应的先前路径值Yj(t - l)用以对每个可能 的状态判定目前路径值y」(t),并且根据目前路径值yj(t)产生SM, SM可以J诸存在存活值单元184内的回溯(trace - back)存储器。这 个过程可以 一直重复到到达译码长度，译码长度可以是5或10 倍限制的长度。存活值单元184经由回溯存4诸器内的SM回溯一 存活路径，借此"i奪码编码序列。图3a显示使用巻积数据Dc和Radix- 2演算法的部分格状图 (trellis diagram),使用图2的维特比译码器18 ，包括状态0、 1、 2、 3,阶段t和(t+l),分支值入oo(t)、 X10(t)、 X01(t)、 X21(t)、 X12(t)、人32(t)、 X23(t)、入33(t)和路径值Y0(t)、 h(t)、 Y2(t)、 ^(t)、 Yo(t+l)、 h(t+l)、 Y2(t+l)和丫3(t+l)。格状图3a显示在每个时间阶段中的相加-比较-选择程序 的过程。时间阶段由输入数据(n位)的接收群组间的时间来区 分。每个巻积数据Dc可以是4个状态中其中之一，格状图计算 巻积数据Dc在每个阶段中为每个状态的机率，并且选择最大似 然的状态用以产生存活路径。路径值由在每个阶段中结合先前 路径值和分支值而运算产生。例如，路径值Y。(t)和分支值X。o(t)结合在下一个时间t(t+l)时产生下一个路径值Y。(t+l)。在每个阶 段中从两个分支而来的相对应两个路径值会被比较，用以根据不同的演算法，使用最大选择电路或最小选择电路来选择最大 似然。在一个实施例中，使用了最大选才奪电^各来实现，相加-比较-选择单元182比较路径值(YQ(t)+人。Q(t))以及(y。(t)+^。(t)), 相力p -比较-选择单元182内的最大选择电路比较(yo(t)+人o。(t)) 以及(Y。(t)+X,。(t))用以选择其中的最大值用以产生存活值。虽然 图3a只有显示两个阶段和四个状态，ACS程序可以由多阶段和 状态来执行，用以使用最大似然判定存活路径。大致上，阶段 2M由DC内的M位符号决定。图3b显示4吏用巻积数据Dc和Radix - 4演算法的部分#>状 图，使用图2的维特比译码器18，包括状态0、 1、 2、 3以及阶段 t和(t+l)。在阶段t中，路径值Y。(t)到Y3(t)经由计算而得知，并且根据路径值Y。(t)到Y3(t)和分支值X。。(t)到X33(t)计算路径值YQ(t+ 1 )到Y3(t+1)。 Radix- 4演算法使用2步骤预先查找的技术，其中相加 -比较-选择单元182的一个计算循环等于图3a中两个非预先 查找方法的计算循环，对固定的译码率来说ACS运作效能为两 倍。每个目前状态Yj(t+l)且j是0到3来说，相加-比较-选择单 元182对4个分支进行状态转换运算用以获得每个目前状态 1(t+l)的路径值，在这些路径值中比较以及选择具有最大似然 的一个，用以产生存在存活值单元184的回溯存储器内的存活 值。图4a显示用于图2中的ACS单元，包括加法器1820、编码转 换器(code converter)1822和最大似然选择单元1824。力口法器 1820耦接编码转换器1822,接着耦接最大似然选择单元1824。加法器1820将分支值和先前路径值相加用以产生目前路径 值，编码转换器1822重新编码目前路径值用以筒化最大似然选 择电路，最大似然选择单元1824接收重新编码的目前路径值以 及其他重新编码的目前路径值用以在其中选4奪具有最大似然的 目前路径值。 加法器1820是一种进位储存加法器(Carry Save Adder, CSA)，产生以冗余数(redundantnumber)表示的目前路径值，其 中相同数字的冗余数可以用一或多形式表示。例如，目前路径 值可以包括3位对[xxx]，代表O到14的十进制凄t字，其中x表示O、 ]、或2的位对。在冗余数表示方法中，3位对
相等于
， 并且3位对
相等于[100]。进位^诸存加法器永远传送每个位 对"2 "到进位位，该进位位送到下 一 个时脉周期中的下 一 个更高 位对，例如
到
及
到[100]。就算3位对路径值还没 到[222],当最大有效位对(most significant bit - pair, MSB)的 [2xx]传送到MSB输出进位值时路径值还是会发生数据溢位 (overflow)。图4b显示用于图2中的ACS单元的电路图，以位层次表示， 不包括最大有效位对，包括加法器1820a到1820h、编码转换器 1822a到1822h、和最大似然选择单元1824a到1824h。图4b内的 相加-比较-选择单元182接收8位分支值Xi/(t)到入i/(t),并且 使用管线(pipeline)构造以第7位位对y/(t)到最小有效位对(least significant bit - pair, LSB)y/(t)的顺序来处理目前路径值Yj(t), 借此减低关键路径(critical path)的长度并且加强其速度效能。 在通道运行管理完成后，最小有效位对的最大似然选择单元 ]824h产生到存活值单元184的存活路径。图5a显示图4a和图4b内的编码转换器，包括相互耦接的 AND门50和OR门52。图5b显示编码转换器1822的真值表(truth t a b 1 e)。编码转换器18 2 2根据图5 b的真值表转换输入总和S i n和输 入进位值Cin到输出总和S。ut以及输出进位值C。ut简化最大似然 选择单元1824的电路实现。参考图4a和图4b，维特比译码器18可以使用最小选择演算 法，使得最大似然选择单元1824包括一种最小选择电路，选择
重新编码的目前路径值中的最小值，用以产生存活值。在其他 的实施例中，维特比译码器18使用最小选择演算法，以及最大似然选择单元1824包括最小选择电路，选纟奪重新编码的目前路径值中最小值，用以产生存活值。相加-比较-选择单元182使用最小数量的位对，称为最小 长度，用以在最大似然选择单元1824的路径值比较程序发生的 前避免数据溢位。图6显示本发明实施例中的ACS运作的概念图，使用图4a 中的相加-比较-选择单元182，包括圆圏和路径值60以及62。圆圏之上包括位置0到31，由4位对数字以旁边的冗余数表 示来代表。路径值60和62是4位对的数字，每个都带有圆圈上的 3 1种可能数值的其中之 一 。比较和选择程序可以想成路径值6 0 和62之间沿着圆圈的赛跑。判定赛跑中领先者的规定可以利用 路径值60和62间的最大距离必须小于圆圈的一半圆周。例如， 当路径值60在位置30并且路径值62在位置16时，路径值60为领 先者，因为两者间的差值小于15。两个路径值之间的最大差值， 或称为动态范围，是由所有的可能状态和译码阶段的数量所决 定。例如，5位的软输入，64个状态的维特比译码器，其动态范 围是180,使得相加-比较-选择单元182的最小宽度是8个位对 (0 - 511 )。虽然图6中使用4位对数字，也可以使用其他合适数量的位对。图7显示图4a及图4b中相加-比较-选择单元182的最大有 效位对的方块图，可以实现图6的ACS动作，包括限制电^各700a、 MSB最大值选择(maximum selection, MS)单元702a、 MSB储存 单元704a和重置单元706a。卩艮制电路700a耦接到MSB最大值选 择单元702a、 MSB储存单元704a、然后耦接到重置单元706a。
在实施例中，维特比译码器18是一个4个状态的译码器，其中巻积数据Dc可以在A、 B、 C、 D中其中之一，对应到相力口-比專交一选4奪单元182a、 182b、 182c、 182d。每个相力口一比4交一 选择单元182都4吏用位通道(bit - pipelined)以及冗余数表示构 造，和70a—起产生第一路径值PM,和第一存活值SMn提供最 小宽度用以降低电路大小以及制造成本，同时维持相加-比较 -选择单元182内关键路径的不变。每个使用冗余数表示的位对 包括一高位(high bit)及一低位(low bit),例如MSB包括MSB高 位MSBh和MSB低位MSBl。限制电路700a接收以及累积由先前位对而来的进位位C, 用以产生目前的最高有效位对MSBc ,直到到达第 一 预定值 lim,,然后将目前的最高有效位对MSBc限制在第一预定值lim,。 在实施例中，第 一预定值lim,是位对"ll",限制电路700a将目前 的最高有效位对MSBc限制在最大位对"ll",避免第 一路径值 PM,的数据溢位。MSB最大值选择单元702a比较由限制电路700a和相力口 -比 较-选择单元182 b、 c、 d来的目前的最高有效位对MSBc用以 根据最大似然选择机制判定MSB决定信号，借此产生在相加-比较-选4奪单元182a的第一存活值SMi。 MSB最大值选4,单元 702a比较所有个目前的最高有效位对MSBc，并且根据对应于其 中之一具有最大似然的值来选择MSB决定信号。MSB决定信号 可以包4舌子贞先决定4立dpM和最后决定4立dFM ,力口 International Conference on Application Specific Systems, Architecture, and Processors on July 10 - 12, 2000 by V/S Gierenz, O.Weip, T.G.Noll， I.Carew， J.Ashley， and R.Karabed所揭露的"A 550Mb/s radix - 4 bit - level pipelined 16 - state 0.25 - |um CMOS Viterbi decoder", MSB最大值选择单元702a也可以根据该揭露的技术来实现。最大似然选择机制可以从限制电路700a和另外的相加 -比较-选择单元182b而来的目前的最高有效位对MSBc之中 选择最大或最小的数值。MSB储存单元704a接收以及储存从MSB最大值选择单元 702a来的第 一路径值PMi的目前的最高有效位对MSBc。 MSB储 存单元7 0 4 a可以是可以储存位对并且输出先前的最高有效位对 MSBa的暫存器。重置单元706a将从相加-比较-选择单元182a、 182b、 182c、 182d来的位对MSBAH、 MSBBH、 MSBCH、 MSB。h和第一 预定值lim,比较。当先前的位封MSBah、 MSBBH、 MSBch、 MSBdh 到达第 一预定值lim!时，重置单元706a重置目前的最高有效位 对MSBc到第二预定值lim2。第二预定值lim2可以是为位对 "00",即，当先前的最大有效位对MSBAH到MSBoH都到达"ir， 时，重置单元706a到d重置相对应的目前的最高有效位对MSBc 到"00"。参考图6，当所有4个先前的最高有效位对MSBA到达左 半边圆圏时，重置单元706a将第一路径值PMi从代表左半边圆 圏的[2xxx]移位到代表右半边圆圈的
而较低的3个位对不 变，因此简化MSB最大值选择单元702a中的比较程序，因为不 需要3争范围(cross — boundary)比较([2xxx]和[Oxxx]相比)。图8显示图7中MSB的电路图，其中限制电路700包括第一 OR门800、第一AND门802、第二OR门804和第二 AND门806, MSB储存单元704包括暂存器808,以及重置单元706包括第三 AND门810、第二OR门804、和第二AND门806。第一OR门800 耦接到第一AND门802、第二OR门804，然后耦接到第二AND 门806。第三AND门810和第二OR门804耦接到第二AND门806。限制电路700将先前位对72 (未图示)来的进位位c和先前 的最高有效位对MSBA结合用以产生目前的最高有效位对MSBc，并且限制目前的最高有效位对MSBc到第一预定值lim,。 第一OR门800对先前位对82 (未图示)来的进位位c和先前的最 高有效位对MSBA的低位MSBAL进行OR动作，用以产生低位 MSBcl以及限制其目前的最高有效位对MSBc到b，l。第一AND 门802对进位位c和低位MSBAL进行AND动作用以产生到第二 OR门804的第一AND输出，其中第一 AND输出和先前的最高有 效位对MSBA的先前的最大有效位对MSBAH —起被OR (进行或 运算)用以产生第二输出到第二AND门806，借此产生以及限 制目前的最高有效位对MSBc的高位MSBcH在b，l。重置单元706接收从相力口 一比專交 一 选才奪单元182a到182d来 的4个先前的最大有效位对MSBah ,并且在所有的位对MSBAH 到达第二预定值lim2的高位时，重置目前的最高有效位对MSBc 的高位MSBcH到b，O。在第二预定值lim2是，ll，的例子中，当所 有的位对MSB屈达到，11，时，重置单元706重置高位MSBch到 b，O。第三AND门810接收相力口 —比较 一 选一奪单元182a到182d来 的4个位对MSBAH到MSB冊，对4个位对MSBAH执行AND动作用 以产生第三AND输出。反相的第三AND输出和第二OR门804的 第二OR输出在第二AND门806被被一起AND,用以重置目前的 最高有效位对MSBC的高位MSBcH到b，O。以上所述〗又为本发明较佳实施例，然其并非用以限定本发 明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神 和范围内，可在此基础上做进一步的改进和变化，因此本发明 的保护范围当以本申请的权利要求书所界定的范围为准。附图中符号的简单说明如下10:巻积编码器12:调制器14:通讯4言道 16:解调制器18:维特比译码器1822:编码换码器1824:最大似然选择单元70a:最高有效位对电路700a:卩艮制电^各704a: MSB储存单元706a:重置单元70: MSB电路700:卩艮制电^各704: MSB储存单元706:重置单元。
权利要求
1. 一种相加-比较-选择单元，产生具有一第一位对和一 最大有效位对的第一路径值，其中每个位对以冗余数表示，具 有一高位和一低位，其特征在于，上述相加-比较-选择单元包括一第一相加-比较-选择电路，产生上述第一路径值的上 述第 一位对以及第 一进位值；一限制电路，耦接上述第一相加-比较-选择电路，根据 上述第 一 进位值产生上述第 一路径值的上述最大有效位对，以 及限制上述第 一路径值的上述最大有效位对在一第 一预定值；一最大有效位对最大值选择单元，耦接上述限制电路以及 另 一个相加-比较-选择单元，从上述另 一个相加-比较-选 择单元接收第二路径值的最大有效位对，以及比较上述第 一 路 径值以及上述第二路径值的上述最大有效位对用以根据最大似然选择方法来判定最大有效位对决定信号；一最大有效位对储存单元，耦接上述最大有效位对最大值 选择单元，储存上述第一路径值的上述最大有效位对做为先前第一路径值；以及一重置单元，耦接上述最大有效位对最大值选择单元以及 上述最大有效位对储存单元，当上述第一路径值以及上述第二 路径值的上述最大有效位对的高位到达上述第 一 预定值时，重 置上述第一路径值的上述最大有效位对到一第二预定值。
2. 根据权利要求l所述的相加-比较-选择单元，其特征 在于，上述限制电路包括一第一OR门，耦接上述第一相加-比较-选择电路和上述 最大有效位对储存单元，将上述第一进位值和上述先前第 一路 径值的上述最大有效位对的上述低位进行OR操作，用以产生上 述第 一 路径值的上述最大有效位对的上述低位；一第一AND门，耦接上述第 一相加-比较-选择电路和上 述最大有效位对储存单元，将上述第一进位值和上述先前第一路径值的上述最大有效位对的上述低位进4亍AND操作，用以产 生一第一AND输出；一第二OR门，耦接上述第一AND门和上述最大有效位对储 存单元，将上述第一AND输出和上述先前第一if各径值的上述最 大有效位对的上述高位进行OR操作，用以提供一第二OR输出； 以及一第二AND门，耦接上述第一OR门和上述最大有效位对储 存单元，接收上述第二OR输出用以产生并且限制上述第一路径 值的上述最大有效位对的上述高位。
3. 根据权利要求2所述的相加-比较-选择单元，其特征 在于，上述重置单元包括一第三AND门，耦接其他相力。-比较-选才奪单元和上述最 大有效位对储存单元，将上述先前第 一路径值和上述第二路径 值的上述最大有效位对的上述高位进行AND操作，用以产生一 第三AND输出；上述第二OR门，耦接上述第一AND门和上述最大有效位对 储存单元，接收上述第一路径值的上述最大有效位对用以提供 一第二OR输出；以及上述第二AND门，耦接上述第三AND门和上述第二OR门， 将上述第三AND输出和上述第二OR输出进行AND"t喿作，用以 重置上述第 一路径值的上述最大有效位对的上述高位。
4. 根据权利要求l所述的相加-比较-选择单元，其特征 在于，上述第一相加-比较-选择电路是管线运作，并且包括一第一进位储存加法器，具有两个第一进位储存加法器输 入端、 一第 一进位储存加法器进位输出端以及一第 一进位储存加法器总和输出端，接收在上述第 一进位储存加法器输入端其 中之 一 的第 一 分支值的第 一 位，以及在上述第 一 进位储存加法器进位输出端上输出上述第一进位值；一第一编码转换器，具有第一CC总和输入端、第一CC进 位输入端以及第一 C C输出端，该第一 C C总和输入端耦接该第 一进位储存加法器总和输出端；一第一最大值选择单元，具有第一最大值选择单元输入端、 第 一最大值选一奪单元输出端、第 一决定输入端和第 一决定输出 端，该第一最大值选择单元输入端耦接该第一CC输出端，在该 第 一 决定输入端接收该最大有效位对决定信号，以及该第 一 决 定输出端输出第 一 决定信号；一第 一储存单元，具有第 一储存输入端和第 一储存输出端， 该第 一 储存输入端耦接该第 一 最大值选才奪单元输出端，以及该 第 一储存输出端耦接另 一该第 一进位储存加法器输入端；一第二储存单元，具有第二储存输入端和第二储存输出端，在该第二储存输入端接收该第 一 决定信号，以及在该第二储存 输出端输出该第 一储存信号；一第二进位储存加法器，具有两个第二进位储存加法器输 入端、 一 第二进位储存加法器进位输出端以及 一 第二进位储存 加法器总和输出端，接收在上述第二进位储存加法器输入端其 中之一 的第 一分支值的第二位，以及上述第二进位储存加法器 进位耦接该第 一进位输入端；一第三储存单元，具有第三储存输入端和第三储存输出端， 该第三储存输入端耦接该第二进位储存加法器总和输出端；一第二编码转换器，具有第二CC总和输入端、第二CC进 位输入端以及第二CC输出端，该第二CC总和输入端耦接该第 二储存输出端；一第二最大值选择单元，具有第二最大值选择单元输入端、 第二最大值选才奪单元输出端、第二决定输入端和第二决定输出 端，该第二最大值选择单元输入耦接该第二CC输出端，在该第 二决定输入端接收该最大有效位对决定信号，以及该第二决定 输出端输出第二决定信号。
5. 根据权利要求l所述的相加-比较_选择单元，其特征 在于，上述相加-比较-选择单元位于使用Radix - 4演算法的 最大似然译码器之内，上述相加-比较-选择单元更接收第三 路径值和第四路径值，以及上述最大有效位对最大选4奪单元更 包括所有四个路径值的上述最大有效位对，并且使用最大可能相似度选择由其选择该最大有效位对决定信号。
6. —种译码器，其特征在于，包括一分支值单元，从输入数据计算分支值；一相加-比较-选择单元，耦接上述分支值单元，接收该 分支值和从一第二相加-比较-选择单元而来的第二路径值用 以产生具有 一 第 一位对和 一 最大有效位对的第 一路径值，以及 一存活值，其中每个位对以冗余数表示，具有一高位和一低位， 该相力口 一比丰交一选4奪单元包4舌一第一相加-比较-选择电路，产生上述第一路径值的上 述第一位对、第一进位以及上述存活值；以及一最大有效位对电路，包括一限制电路，耦接上述第 一相加-比4交-选择电^各，根据 上述第 一 进位值产生上述第 一 路径值的上述最大有效位对，以 及限制上述第一路径值的上述最大有效位对在一第一预定值；一最大有效位对最大值选择单元，耦接上述限制电路以及 另 一个相加-比较-选择单元，从上述另 一个相加-比较-选 择单元接收第二路径值的最大有效位对，以及比较上述第一路径值以及上述第二路径值的上述最大有效位对用以根据最大似然选择方法来判定最大有效位对决定信号；一最大有效位对储存单元，耦接上述最大有效位对最大值 选择单元，储存上述第一路径值的上述最大有效位对做为先前第一路径值；以及一重置单元，耦接上述最大有效位对最大值选择单元以及 上述最大有效位对储存单元，当上述第 一路径值以及上述第二 路径值的上述最大有效位对的高位到达上述第一预定值时，重 置上述第 一路径值的上述最大有效位对到 一 第二预定值；以及一存活值单元，耦接上述相加-比较-选择单元，回溯上 述存活路径值用以译码上述输入数据。
7.根据权利要求6所述的译码器，其特征在于，上述限制 电路包括一第一OR门，耦接上述第一相加-比较-选择电路和上述 最大有效位对储存单元，将上述第 一进位值和上述先前第一路 径值的上述最大有效位对的上述低位进行OR操作，用以产生上 述第 一路径值的上述最大有效位对的上述低位；一第一AND门，耦接上述第一相加-比较-选择电路和上 述最大有效位对储存单元，将上述第一进位值和上述先前第一 路径值的上述最大有效位对的上述低位进行AND操作，用以产 生一第一AND输出；一第二OR门，耦接上述第一AND门和上述最大有效位对储 存单元，将上述第一AND输出和上述先前第 一路径值的上述最 大有效位对的上述高位进行OR操作，用以提供一第二OR输出； 以及一第二AND门，耦接上述第一OR门和上述最大有效位对储 存单元，接收上述第二OR输出用以产生并且限制上述第一路径值的上述最大有效位对的上述高位。
8. 根据权利要求7所述的译码器，其特征在于，上述重置单元包括一第三AND门，耦接其他相加-比较-选择单元和上述最 大有效位对储存单元，将上述先前第 一路径值和上述第二路径 值的上述最大有效位对的上述高位进行AND操作，用以产生一 第三AND输出；上述第二OR门，耦接上述第一AND门和上述最大有效位对 储存单元，接收上述第一路径值的上述最大有效位对用以提供 一第二OR输出；以及上述第二AND门，耦接上述第三AND门和上述第二OR门， 将上述第三AND输出和上述第二OR输出进行AND操作，用以 重置上述第 一路径值的上述最大有效位对的上述高位。
9. 根据权利要求6所述的译码器，其特征在于，上述第一 相加-比较-选择电路是管线运作，并且包括一第一进位储存加法器，具有两个第一进位储存加法器输 入端、 一 第 一 进位储存加法器进位输出端以及一 第 一进位储存 加法器总和输出端，接收在上述第一进位储存加法器输入端其 中之一的第一分支值的第一位，以及在上述第 一 进位储存加法 器进位输出端上输出上述第一进位值；一第一编码转换器，具有第一CC总和输入端、第一CC进 位输入端以及第一CC输出端，该第一CC总和输入端耦接该第 一进位储存加法器总和输出端；一第一最大值选择单元，具有第一最大值选择单元输入端、 第 一 最大值选4奪单元输出端、第 一 决定输入端和第 一 决定输出 端，该第一最大值选4奪单元输入端耦接该第一CC输出端，在该 第 一 决定输入端接收该最大有效位对决定信号，以及该第 一 决定输出端输出第 一 决定信号；一第一储存单元，具有第一储存输入端和第一储存输出端， 该第一储存输入端耦接该第一最大值选4f单元输出端，以及该第一储存输出端耦接另 一该第 一进位储存加法器输入端；一第二储存单元，具有第二储存输入端和第二储存输出端，在该第二储存输入端接收该第 一 决定信号，以及在该第二储存输出端输出该第 一储存信号；一第二进位储存加法器，具有两个第二进位储存加法器输 入端、 一第二进位储存加法器进位输出端以及一第二进位储存 加法器总和输出端，接收在上述第二进位储存加法器输入端其 中之一 的第 一分支值的第二位，以及上述第二进位储存加法器 进位耦接该第 一进位输入端；一第三储存单元，具有第三储存输入端和第三储存输出端， 该第三储存输入端耦接该第二进位储存加法器总和输出端；一第二编码转换器，具有第二CC总和输入端、第二CC进 位输入端以及第二 C C输出端，该第二 C C总和输入端耦接该第 二储存输出端；一第二最大值选择单元，具有第二最大值选择单元输入端、 第二最大值选择单元输出端、第二决定输入端和第二决定输出 端，该第二最大值选4奪单元输入耦接该第二CC输出端，在该第 二决定输入端接收该最大有效位对决定信号，以及该第二决定 输出端输出第二决定信号。
10.根据权利要求6所述的译码器，其特征在于，上述相加 -比较-选择单元位于使用Radix - 4演算法的最大似然译码器 之内，上述相加-比较-选择单元更接收第三路径值和第四路 径值，以及上述最大有效位对最大选择单元更包括所有四个路 径值的上述最大有效位对，并且使用最大可能相似度选择由其选4奪该最大有效位对决定信号。
11. 一种相加-比较-选择方法，其特征在于，用于产生 具有一第 一位对和一最大有效位对的第一路径值，其中每个位对以冗余数表示，具有一高位和一低位，上述相加-比较-选择方法包括产生上述第 一 路径值的上述第 一 位对以及第 一 进位值； 根据上述第一进位值产生上述第一路径值的上述最大有效 位对；限制上述第 一路径值的上述最大有效位对在一第 一预定值；比较上述第一以及第二路径值的上述最大有效位对，用以 根据最大似然选择方法来判定最大有效位对决定信号；储存上述第 一 路径值的上述最大有效位对做为先前第 一 路 径值；以及当上述第 一 路径值以及第二路径值的上述最大有效位对的 高位到达上述第一预定值时，重置上述第一路径值的上述最大 有效位对到 一 第二预定值；其中上述第一预定值是二进制的1,以及上述第二预定值是 二进制的0。
12. 根据权利要求ll所述的相加-比较-选择方法，其特 征在于，更接收第三路径值和第四路径值，以及上述最大有效 位对最大选择单元更包括所有四个路径值的上述最大有效位 对，并且使用最大可能相似度选择由其选择该最大有效位对决 定信号。
全文摘要
一种译码器、相加-比较-选择单元和其方法，特别涉及相加-比较-选择方法和相加-比较-选择方法单元。相加-比较-选择方法用于产生具有一第一位对和一最大有效位对的第一路径值，其中每个位对以冗余数表示，具有一高位和一低位，相加-比较-选择方法包括产生上述第一路径值的第一位对及第一进位值，根据第一进位值产生第一路径值的MSB，限制第一路径值的上述MSB在第一预定值，比较第一及第二路径值的上述MSB，用以根据最大似然选择方法来判定MSB决定信号，储存第一路径值的上述MSB做为先前第一路径值，以及当第一及第二路径值的上述MSB的高位到达第一预定值时，重置上述第一路径值的上述MSB到第二预定值。
文档编号H03M13/41GK101145790SQ20071016654
公开日2008年3月19日 申请日期2007年11月5日 优先权日2006年12月8日
发明者李盈, 林振荣 申请人:威盛电子股份有限公司