专利名称：栓锁器的制作方法
技术领域：
本发明涉及一种栓锁器，特别涉及一种可高频运作的栓锁器。
背景技术：
在集成电路之中，经常需要使用到不同频率的时钟信号，以进行不同的
操作;因此,锁相环(phase locked loop)/频率合成器(synthes izer)是广泛 地为业界所使用，以产生不同频率的时钟信号。
如业界所现有，锁相环/频率合成器具有一分频器(divider),以将其内
部的压控震荡器所产生的信号加以分频，如此便能通过分频器的反馈机制， 使得锁相环的输出端能够产生所须频率的信号。
一般来说，分频器通常是利用D型触发器(D-type flip flop)实现的。 在此请参阅图1，图1为现有除数为2的分频器100的示意图。如图1所示， 分频器IOO是以一D型触发器200实现的，其中，D型触发器200的反向输 出端Q，与输入端D相互耦接；如此一来，输出端Q所输出的信号与时钟输 入端所输入的时钟信号CK便可如图1所示，彼此之间具有一个倍数为2的关 系。由于D型触发器的原理与运作已为业界所现有，故不另赘述于此。
此外，由于分频器往往必须操作在高频，因此在实作上，D型触发器经 常采用电流模式逻辑(current mode logic, CML)的电路来实现，其系由两个 栓锁器组成，而其相关原理与现有电路结构请参考Behzad Razavi的著作RF Microelectronics ( ISBN: 0-13-887571-5 )中第290页的说明，故在此便不 另赘述。
然而，若要达成前述分频器100的功能，仅须将前述D型触发器内部的 两栓锁器的输入输出端相互串接，以构成如图l所示，由输出端Q反馈至输 入端D的反馈回路。如前所述，比起一般的标准组件来说，虽然前述电流模 式的D型触发器更适用于高频操作上，但仍然有其限制。举例来说，当电路设计者必须设计一个除4的分频器时，最简单的做法
便是将两级除2的分频器(亦即串接两级D型触发器)串接在一起。
但若要将一个除4的分频器搡作于高频，常见的解决方式就是将D型触
发器内部负载(可能为电阻或主动组件)变小，如此便可使整体的RC常数更
小。但是，同时也必须提供更大的偏压电流，如此才能提供足够的信号振幅，
以供下一级串接的D型触发器使用。
而加大偏压电流的操作会遭遇到几个问题
首先，第一种做法是将电流变大，但不调整偏压模块内部晶体管的长宽 比(W/L ratio),但是这样的做法会使偏压电流源(一般为电流镜电路)的栅漏 极电压Vds更小，甚至可能会导致偏压电流源进入三极管区(triode region)， 以至于电流无法再增加，并且也使得操作频率无法再增加。
而第二种做法是将电流变大，并且随之调整内部晶体管的长宽比；然而， 这样的做法会使得从内部晶体管栅极端看进去的寄生电容变大；对于下一级 串接的D型触发器来说，其所增加的寄生电容将会是前级D型触发器的负载。 换言之，下一级D型触发器所增加的寄生电容，会造成前级D型触发器的RC 延迟增加，进而限制了整体电路的最高操作频率。
发明内容
因此本发明的主要目的之一在于提供一种可以高频运作的栓锁器，以解 决现有技术中的问题。
根据本发明的一实施例，提供一种栓锁器(latch),其包含有 一放大电 路，用来在一第一状态接收一第一偏压电流，以放大一输入信号并产生一放 大信号； 一栓锁单元，耦接至该放大电路，用来栓锁该放大信号，并在一第 二状态接收一第二偏压电流，以输出该放大信号；以及一偏压电路，耦接至 该放大电路与该栓锁单元，用来在该第一状态提供该第一偏压电流至该放大 电路，以及在该第二状态提供该第二偏压电流至该栓锁单元，该偏压电路包 含有 一第一偏压模块，耦接至该放大电路，用来在该第一状态时提供一第 三偏压电流至该放大电路；以及一第二偏压模块，耦接至该放大电路，用来 在该第一状态提供一第四偏压电流至该放大电路；其中，该第一偏压电流与 该第三偏压电流与该第四偏压电流之和相等。本发明栓锁器无须藉由调整晶体管的长宽比或是增加晶体管的栅源极电 压差，来增加其偏压电流；因此，本发明栓锁器可以避免现有的寄生电容问 题，以进而操作在更高频的环境中。
图1为现有除数为2的分频器的示意图。 图2为本发明栓锁器的第一实施例的示意图。 图3为控制时钟CK与反向控制时钟CKN的示意图。 图4为本发明栓锁器的第二实施例的示意图。 图5为本发明栓锁器的第三实施例的示意图。 图6为本发明栓锁器的第四实施例的示意图。 附图符号说明编号
100分频器
400、500、600、700栓锁器
410、510、60>710前置放大电路
420、520、620、720栓锁单元
430、530、630、730偏压电路
431、432、531、532、631、 632 偏压电
640、650、740、750交流耦合电路
731、732可变电流源。
具体实施例方式
以下参考图式详细说明本发明。
在此请参阅图2，图2为本发明栓锁器400的第一实施例的示意图。如 图2所示，栓锁器400包含有一前置放大电路(preamplifier) 410， 一栓锁单 元420，以及一偏压电路430。在此请注意，前置放大电路410与栓锁单元 420分别与前述的前置放大电路(pre-amplifier) 211与栓锁单元212具有相
同的功能与操作，故在此并不另赘述其详细运作。
举例来说，栓锁单元420系由两个交错耦接(cross-co卯led)的晶体管 M5、 M6组成；由于晶体管M5、 M6的栅极分别耦接至彼此的漏极，因此反向的信号Von、 Vop便可用来控制晶体管M5、 M6的导通状态，进而维持住本身 的电压电平。
在此请注意，本发明栓锁器400的偏压电路430与现有的偏压电路有所 不同。在本实施例中，偏压电路430包含有四个晶体管Ml-M4 ;其中，晶体 管M2、 M3的栅极系耦接至一共模电压V。M,而晶体管M1、 M4的栅极分别耦接 至控制时钟CK与反向控制时钟CKN。在此请参阅图3,图3为控制时钟CK与 反向控制时钟CKN的示意图。。
此外，晶体管M1、 M2可视为一差动电路(或可视为一子偏压模块)，其源 极皆接至一偏压电流源431，而晶体管M1的漏极耦接至前置放大电路410, 晶体管M2的漏极则耦接至外部电压源V,)D。
另一方面，晶体管M3、 M4可视为另一差动电路(或可视为另一子偏压模 块)，其源极皆接至一偏压电流源432,而晶体管M3的漏极耦接至前置放大 电路410,晶体管M4的漏极则耦接至栓锁单元420。
此外，为了使电路运作正确，控制时钟CK、反向控制时钟CKN、与共模 电压V^的电压值必须进行适当的设定；在本实施例中，控制时钟CK处于高 逻辑电平时(譬如正缘时)，其电压值较共模电压Vt.w为高；此外，控制时钟CK 处于低逻辑电平时(譬如负缘时)，其电压值较共模电压^为低。举例来说， 控制时钟CK的高逻辑电平可对应实际电压值3. 5V，共模电压V^可对应地电 位O,控制时钟CL的低逻辑电平可对应实际电压值-3. 5V。然而，前述的电 压值3. 5V、 0V、 -3. 5V仅作为一实例以方便说明，而非本发明的限制。
而栓锁器400的整体操作便如以下所述
首先，当控制时钟CK处于正缘(高逻辑电平)时，对于晶体管M1、 M2所
压V(:M,因此，偏压电流源431所提供的电流13几乎全部都会通过晶体管Ml 传递至前置放大电路410。另一方面，对于晶体管M3、 M4所组成的差动电路 来说，由于此时共模电压Vew远大于反向控制时钟CKN所对应的电压电平，因 此，偏压电流源432所提供的电流14几乎全部都会通过晶体管M3传递至前 置放大电路410。
在本实施例中，前置放大电路410包含有一晶体管对(transistor pair)M7、 M8,以及两相对应的负载，而当电流13+14输入前置放大电路410
8的晶体管对(transistor pair)M7、 M8之后,晶体管M7、 M8便会开始运作， 以配合负载对输入信号Vin、 Vip进行一放大操作，并且将放大后的信号输入 至栓锁单元420。
接着，等到控制时钟CK处于负缘(低逻辑电平)时，此时反向控制时钟 CKN处于正缘(高逻辑电平)，对于晶体管M3、 M4所组成的差动电路来说，反 向控制时钟CKN所对应的电压电平远大于共模电压V吣因此，偏压电流源432 所提供的电流14几乎全部都会通过晶体管M4传递至栓锁单元420。因此， 栓锁单元420便会开始运作，以将前置放大电路410传递过来的信号加以栓 锁，并且将栓锁的信号输出。
由前面的揭露可知，输入至前置放大电路410的总偏压电流是两偏压电 流13、 14的总和；因此可见，若电流I3与14相同(皆等于1)，那么本发明 的偏压电路430便可提供21的电流至前置放大电路410;如此一来，不但等 效上有电流加倍(如同现有技术中增加晶体管长宽比)的效果，并且由于晶体 管M3的栅极系耦接至共模电压Vra,因此从晶体管Ml的栅极端看进去的寄生 电容并不会受到晶体管M2的影响而增大，因此也不会增加前一级的负载而限 制整体栓锁器400能操作的最高频率。
换言之，若要将栓锁器400的操作于较高的频率而需要更大的偏压电流 时，本发明可将需要增加的电流设计为由偏压电流14来提供(偏压电流13可 保持不变)，如此便无须增加晶体管M1的长宽比而增加寄生电容；由此可知， 本发明可以在不增加寄生电容的前提下，达成提升总偏压电流的目的。因此， 本发明栓锁器400可以操作在更高的频率。
在此请注意，在本实施例中，由于晶体管M2的漏极耦接至外部电压源， 因此当控制时钟CK处于负缘时(当栓锁单元420运作时)，仅只有偏压电流 14会传递至栓锁单元420，以供栓锁单元420使用。
在此请注意，本发明并未限制晶体管M厂M4的长宽比以及偏压电流源 431、 432所提供的电流大小，电路设计者可依其需求(譬如欲操作的频率)来 调整晶体管MfM4的长宽比以及各偏压电流源431、 432所提供的电流大小， 以使整体栓锁器400达到较佳的效能。举例来说，当栓锁器400操作于较低 频的环境之中，那么栓锁单元420便需要将信号栓锁一个较长的时间，由此 可知，栓锁单元420所须的电流亦较大，因此，电路设计者便可以相对应地将电流14设计成较大的数值。
揭露至此，此领域具有通常知识者应可理解栓锁器400的操作与功能， 故不另赘述。此外，业者应可轻易的将栓锁器400应用于D型触发器、分频 器、或是锁相环之中；举例来说，如前所述，仅需将两个栓锁器400串接， 便可得到D型触发器；此外，只须将D型触发器的输出端Q'反馈至输入端D, 便可得到一个除2的分频器；当然，将数个除2的分频器串接，便可以得到 更大除数的分频器；由于这些做法已经在前面的揭露中陈述，故不另赘述于 此。
在此请参阅图4,图4为本发明栓锁器500的第一实施例的示意图。如 图4所示，在本实施例中，栓锁器500与前述的栓锁器400大致相同，其两 者不同之处在于在偏压电路530中，晶体管M2的漏极耦接于栓锁单元520, 而非外部电压源VnD。
因此，在本实施例中，当反向控制时钟CKN处于高逻辑电平时(控制时钟 CK同时处于低逻辑电平)，对于晶体管M1、 M2所组成的差动电路来说，共模 电压V"远大于控制时钟CK所对应的电压电平，因此，偏压电流源531所提 供的电流13几乎全部都会通过晶体管M2传递至栓锁单元520 ;另一方面对 于晶体管M3、 M4所组成的差动电路来说，反向控制时钟CKN所对应的电压电 平远大于共模电压V ,因此，偏压电流源532所提供的电流14几乎全部都 会通过晶体管M4传递至栓锁单元520 ;因此，栓锁单元520便会开始运作，
以将适才栓锁的信号输出。
如前述可知，当栓锁单元520运作时，通过晶体管M2的电流亦导入栓锁 单元520之中，以供栓锁单元520使用。换言之，在本实施例中，流入前置 放大电路510或栓锁单元520的总偏压电流皆为电流13与电流14的总和。
相同地，本发明并未限制晶体管M1一M4的长宽比以及偏压电流源531、 5 32所提供的电流大小，电路设计者可依其需求(譬如欲操作的频率)来调整 晶体管Ml—M4的长宽比以及各偏压电流源531、 532所提供的电流大小，以使 整体栓锁器500达到较佳的效能。
在此请参阅图5,图5为本发明栓锁器600的第三实施例的示意图。如 图5所示，栓锁器600另加入了两交流耦合电路(AC co叩le circuit) 640、 650;交流耦合电路640耦接于控制时钟CK与前置放大电路610之间，交流耦合电路650耦接于反向控制时钟CKN与栓锁单元620之间。其中，每一交 流耦合电路640均包含有一电阻与一并联电容，其连接方式如图5所示。在 本实施例中，交流耦合电路640、 650系用来将整体电路操作于最佳偏压点， 由于其功能与运作已为业界所现有，故不另赘述于此。
在此请参阅图6，图6为本发明栓锁器700的第四实施例的示意图。如 图6所示，在栓锁器700的偏压电路730中，所采用的电流源并非如前面实 施例的固定电流源，而改为可变电流源731、 732 ;如此一来，电路设计者可 以更轻易地变更可变电流源731、 732所提供电流的电流比例，以根据不同的 操作频率，达成电路运作上的最佳效能。
相较于现有技术，本发明栓锁器无须藉由调整晶体管的长宽比或是增加 晶体管的栅源极电压差，来增加其偏压电流 ，因此，本发明栓锁器可以避免 现有的寄生电容问题，以进而操作在更高频的环境中。
以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱 离本发明的要旨，该行业者可进行各种变形或变更。
权利要求
1. 一种栓锁器，其包含有一输入电路，用来接收一输入信号，并依据该输入信号及一输入参考电流产生一输出信号；一输出电路，耦接该输入电路，用来接收该输出信号，并依据一输出参考电流输出该输出信号；以及一电流产生电路，耦接至该输入电路与该输出电路，用来依据一时钟信号以产生该输入参考电流至该输入电路，以及产生该输出参考电流至该输出电路，该电流产生电路包含一第一电流产生单元，用来在该时钟信号的值为一第一逻辑电平时提供一第一电流至该输入电路，该第一电流为该输入参考电流的一部分；以及一第二电流产生单元，用来当该时钟信号的值为该第一逻辑电平时提供一第二电流至该输入电路，该第二电流是该输入参考电流的一部分，以及该第二电流产生单元在该时钟信号为一第二逻辑电平时提供该第二电流至该输出电路，且该第二电流为该输出参考电流的全部或一部分。
2. 如权利要求1所述的栓锁器，其中，该输入电路包含 一晶体管对，用来接收该输入信号；以及多个负载单元，耦接该晶体管对，用来与该输入参考电流决定该输出信其中，该输入信号是一差动信号。
3. 如权利要求1所述的栓锁器，其中，该输出电路包含 一交错耦接的晶体管对，耦接该输入电路以及该第二电流产生单元'该交错耦接的晶体管对接收该输入信号，并用来栓锁该输出信号，以及当该时 钟信号为该第二逻辑电平时依据该输出参考电流输出该输出信号。
4. 如权利要求1所述的栓锁器，其中，该第一电流产生单元包含 一第一晶体管对，耦接该输入电路，分别用来接收该时钟信号以及一参考信号；以及一第一电流源，耦接该第一晶体管对，用来提供该第一电流；其中，该第一晶体管对于该时钟信号为该第一逻辑电平时形成一第一导 通路径，该第 一 电流源经由该导通路径提供该第 一 电流至该输入电路。
5. 如权利要求4所述的栓锁器，其中，该参考信号的值小于该第一逻辑 电平，并大于该第二逻辑电平。
6. 如权利要求1所述的栓锁器，其中，该第一电流产生单元于该时钟信 号为该第二逻辑电平时提供该第 一 电流至该输出电路，且该第 一 电流为该输 出参考电流的一部分。
7. 如权利要求6所述的栓锁器，其中，该第一电流产生单元包含 一第一晶体管对，耦接该输入电路及该输出电路，分别用来接收该时钟信号以及一参考信号；以及一第一电流源，耦接该第一晶体管对，用来提供该第一电流； 其中，该第一晶体管对于该时钟信号为该第一逻辑电平时形成一第一导 通路径，该第 一 电流源经由该第 一导通路径提供该第 一 电流至该输入电路， 且该第一晶体管对于该时钟信号为该第二逻辑电平时形成一第二导通路径， 该第 一电流源经由该第二导通路径提供该第 一电流至该输出电路。
8. 如权利要求7所述的栓锁器，其中，该参考信号的值小于该第一逻辑 电平，并大于该第二逻辑电平。
9. 如权利要求1所述的栓锁器，其中，该第二电流产生单元包含 一第二晶体管对，耦接该输入电路及该输出电路，分别用来接收该时钟信号的一反相信号以及一参考信号；以及一第二电流源，耦接该第二晶体管对，用来提供该第二电流； 其中，该第二晶体管对于该时钟信号为该第一逻辑电平时形成一第三导 通路径，该第二电流源经由该第三导通路径提供该第二电流至该输入电路， 且该第二晶体管对于该时钟信号为该第二逻辑电平时形成一第四导通路径， 该第二电流源经由该第四导通路径提供该第二电流至该输出电路。
10. 如权利要求9所述的栓锁器，其中，该参考信号的值小于该第一逻辑 电平，并大于该第二逻辑电平。
11. 如权利要求1所述的栓锁器，其中，该第一电流产生单元与该第二电 流产生单元的至少其中之一 包含一可变电流源。
12. 如权利要求l所述的栓锁器，其中，该第一电流的值不同于该第二电流的值。
13.如权利要求1所述的栓锁器，其另包含有一交流耦合电路，耦接至该电流产生电路，该时钟信号系经由该交流耦 合电路耦接至该电流产生电路。
全文摘要
一种栓锁器包含一放大电路，用来在一第一状态接收一第一偏压电流，以放大一输入信号并产生一放大信号；一栓锁单元，用来栓锁该放大信号，并在一第二状态接收一第二偏压电流，以输出该放大信号；以及一偏压电路，用来提供该第一偏压电流至该放大电路，以及提供该第二偏压电流至该栓锁单元，该偏压电路包含有一第一偏压模块，用来在该第一状态时提供一第三偏压电流至该放大电路；以及一第二偏压模块，用来在该第一状态提供一第四偏压电流至该放大电路；其中，该第一偏压电流等于该第三偏压电流与该第四偏压电流之和。
文档编号H03K19/01GK101431327SQ200710185068
公开日2009年5月13日 申请日期2007年11月6日 优先权日2007年11月6日
发明者邱伟茗, 陈家源 申请人:瑞昱半导体股份有限公司