专利名称：时钟数据恢复器的频率检测电路与方法
技术领域：
本发明是有关于一种时钟数据恢复器(clock data recovery circuit), 且特别是有关于一种时钟数据恢复器的频率检测电路与方法。
背景技术：
在高速串列数据的接收端，为了正确取得数据，必须有一个时钟信号做 为取样(sample)数据的依据，这个时钟信号的频率与相位必须锁定接收到的 数据信号。传统的接收端是利用时钟数据恢复器以提供这样的时钟信号。
图1为传统时钟数据恢复器100的示意图。其中，电压控制振荡器(VCO: voltage control oscillator) 103提供时钟信号CLK。相位检测器101根据 时钟信号CLK取样数据信号DS，并根据取样值提供指示信号IS。电荷泵 (charge pump) 102则根据指示信号IS的状态操纵电压控制振荡器103以调 整时钟信号CLK的频率。
相位-险测器101的运作如图2A至2C所示。图2A之中，DS
至DS[3] 表示数据信号DS传递的四笔数据，每两笔数据之间都有一次状态改变。相位 检测器101根据时钟信号CLK对数据信号DS连续取样，然后根据连续取样值 之间的比较结果提供指示信号IS。以图2A的范例，若取样值201等于取样 值202，表示两个取样值皆为DS[l]，此时相位检测器101会使指示信号IS 呈现降频状态，表示时钟信号CLK的频率过高，必须降低。若取样值202等 于取样值203,表示两个取样值皆为DS [2]，此时相位检测器101会使指示信 号IS呈现升频状态，表示时钟信号CLK的频率过低，必须升高。
图2B绘示数据信号DS的状态改变时间、指示信号IS的状态、以及取样 时间202的关系。若时钟信号CLK太慢，取样时间202会向右移动，指示信 号IS会呈现升频状态，促使时钟信号CLK加快，进而使取样时间202左移。 反之，若时钟信号CLK太快，取样时间202会向左移动，指示信号IS会呈现 降频状态，促使时钟信号CLK减慢，进而使取样时间202右移。如此可使取 样时间202保持在数据信号DS改变状态时，也就是前后两笔数据的交接处，使时钟信号CLK具有正确的相位。图2C为图2B的另一种表达方式。
时钟数据恢复器100可以追踪数据信号DS的相位，如果数据信号DS和 时钟信号CLK的频率有微小差距也可以追踪，但是频率差距较大时就无能为 力，其原因可参照图2B或图2C。传统时钟数据恢复器为了避免抖动(jitter), 对时钟信号的调整幅度都很小，无法追踪频率差距较大的数据信号频率。
为了解决不能追踪频率的问题，有人提出采用双回路设计的时钟数据恢 复器，又称为四象限频率判断器(quadricorrelator),例如图3的时钟数据 恢复器300。其中包括相位检测器301以及电荷泵302的回路检测相位，包 括频率检测器305以及电荷泵306的回路检测频率。电压控制振荡器303提 供两个时钟信号I_CLK以及Q-CLK，这两个时钟信号的频率相同，Q-CLK的相 位落后I-CLK丌/2。相位检测器301的作用和相位检测器101相同，筒单地 说，就是如图4A所示，根据时钟信号I-CLK取样数据信号DS,然后根据连 续取样值之间的比较结果提供相位指示信号PIS。电荷泵302根据相位指示 信号PIS的状态对电压控制振荡器303发出控制信号。频率检测器305的作 用类似相位检测器301。如图4A所示，频率检测器305根据时钟信号Q-CLK 取样数据信号DS,然后根据连续取样值之间的比较结果提供频率指示信号 FIS。电荷泵306根据频率指示信号FIS的状态对电压控制振荡器303发出控 制信号。加法器304将电荷泵302以及306的控制信号相加，输出最终的控 制信号至电压控制振荡器303,以调整时钟信号I—CLK以及Q—CLK的频率。
图4B绘示两个时钟信号的取样时间，以及两个指示信号的状态之间的关 系。如果时钟信号I-CLK和Q-CLK的频率太快，相位指示信号PIS会比频率 指示信号FIS先改变状态，如图4C所示。反之，如果时钟信号I-CLK和Q-CLK 的频率太慢，频率指示信号FIS会比相位指示信号PIS先改变状态，如图4D 所示。如果用两个指示信号的状态组合将一个圆圈分为四个象限，可得到如 图4E的图形，若时钟信号I—CLK和Q-CLK的频率太快会沿逆时针方向移动， 若时钟信号I-CLK和Q—CLK的频率太慢则会沿顺时针方向移动。这四个象限 使时钟数据恢复器300不仅能追踪数据信号DS的相位，也能追踪数据信号 DS的频率。
为了解决两个指示信号呈现相反状态时的冲突，电荷泵306对时钟频率 的调整量必须远大于电荷泵302的调整量。时钟数据恢复器300的问题是两 个电荷泵的调整量差距不易决定，若差距太小会影响追踪速度，若差距太大会造成系统不稳定。必须分析数据信号DS的各种可能模式(data pattern) 与其改变状态的频率，才能决定适当的调整量差距。
发明内容
本发明提供一种时钟数据恢复器的频率检测电路与方法，可追踪数据信 号与接收端时钟信号的相位与频率差距，而且其时钟数据恢复器仅需要单回 路设计，没有传统双回路时钟数据恢复器的缺点。
本发明提出一种频率检测电路，用于一时钟数据恢复器，包括相位检测 器、第一延迟器、频率检测器、以及逻辑电路。相位检测器根据时钟数据恢 复器提供的第一时钟信号取样数据信号，根据取样值提供相位指示信号。第 一延迟器将第一时钟信号延迟为第二时钟信号。频率检测器耦接于第一延迟 器，根据第二时钟信号取样数据信号，根据取样值提供频率指示信号。逻辑 电路耦接于相位检测器与频率检测器，使用相位指示信号与频率指示信号进 行逻辑运算以产生时钟指示信号。时钟数据恢复器根据时钟指示信号的状态 调整第一时钟信号的频率。
在本发明的一个实施例中，上述的第 一延迟器的延迟时间为第 一时钟信 号的四分之一周期，而且上述频率检测电路还包括一第二延迟器。此第二延 迟器耦接于频率检测器与逻辑电路之间，用以延迟频率指示信号。第二延迟 器的延迟时间不等于第一时钟信号的四分之一周期的整数倍。
在本发明的另一实施例中，上述的第一延迟器的延迟时间不等于第一时 钟信号的四分之一周期的整数倍，而且上述频率检测电路不包括第二延迟器。
本发明提出一种检测方法，用于一时钟数据恢复器，包括下列步骤。首 先，根据第一时钟信号取样数据信号，根据取样值提供相位指示信号。将第 一时钟信号延迟为第二时钟信号。根据第二时钟信号取样数据信号，根据取 样值提供频率指示信号。使用相位指示信号与频率指示信号进行逻辑运算以 产生时钟指示信号，然后，根据时钟指示信号的状态调整第一时钟信号的频 率。
本发明的两个时钟信号之间存在特别的相位差，改变了四个象限之间的 平衡。不平衡的象限给予时钟数据恢复器更强的频率追踪能力。本发明采用 单回路设计，采用逻辑电路解决两个指示信号状态不同的冲突，因此没有传 统技术的双回路冲突问题，也没有传统技术中两个电荷泵的调整量差距不易
7决定的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并 配合附图，作详细说明如下。
图l是习知的一种时钟数据恢复器的示意图。
图2A至图2C是图1的时钟数据恢复器的操作示意图。
图3是习知的另一种具有四象限频率判断器的时钟数据恢复器的示意图。
图4A至图4E是图3的时钟数据恢复器的操作示意图。
图5是依照本发明一实施例的时钟数据恢复器的示意图。
图6是图5的频率检测电路的结构示意图。
图7A至图7D是图6的频率检测电路的操作示意图。
图8是图5的频率检测电路的另一种结构示意图。
图9A和图9B是图8的频率检测电路的操作示意图。
图10是图6的逻辑电路的结构示意图。
主要元件符号说明
100:时钟数据恢复器
101:相位;险测器
102:电荷泵
103:电压控制振荡器
201-203:取样值或取样时间点
300:时钟数据恢复器
301:相位检测器
302:电荷泵
303:电压控制振荡器
304:加法器
305:频率检测器
306:电荷泵
401-413:取样值或取样时间点 500:时钟数据恢复器501频率检测电路
502电荷泵
503电压控制振荡器
601相位检测器
602频率检测器
603逻辑电路
604、605:延迟器
801延迟器
1001:反相器
1002:或非门
1003:与门
1004、 1005:延迟触发器
CIS、 CIS—DN、 CIS-UP、 CLK、 DS、 FIS、 FIS—DN、 FIS—UP、 I-CLK、 IS、 PIS、 PIS-DN、 PIS一UP、 Q—CLK:电路信号
具体实施例方式
图5为依照本发明一实施例的时钟数据恢复器500的示意图。时钟数据 恢复器500采用单回路设计，不同于传统时钟数据恢复器300的双回路设计。 时钟数据恢复器500包括依序呈环状耦接的频率检测电路501、电荷泵502、 以及电压控制振荡器503。电压控制振荡器503提供时钟信号I-CLK。频率检 测电路501根据时钟信号I-CLK取样数据信号DS,藉以检测数据信号DS的 相位和频率，经过逻辑运算后产生时钟指示信号CIS。
电荷泵502根据时钟指示信号CIS的状态操纵电压控制振荡器503以调 整时钟信号I-CLK的频率。若时钟指示信号CIS呈现升频状态，则电荷泵502 提高时钟信号I—CLK的频率。若时钟指示信号CIS呈现降频状态，则电荷泵 502降低时钟信号I—CLK的频率。若时钟指示信号CIS呈现维持状态，则电 荷泵502维持时钟信号I-CLK的频率不变。以上的各状态在后面有详细说明。
图6为本实施例的频率检测电路501的结构示意图。频率检测电路501 包括相位检测器601、延迟器605、频率检测器602、延迟器604、以及逻辑 电路603。
相位检测器601如同传统相位检测器301,作用是4艮据时钟信号I-CLK对数据信号DS连续取样，根据连续取样值之间的比较结果，使其提供的相位 指示信号PIS呈现升频或降频状态。
延迟器605将时钟信号I-CLK延迟为时钟信号Q—CLK。频率检测器602 耦接于延迟器605。频率检测器602如同传统频率检测器305，作用是根据时 钟信号Q-CLK对数据信号DS连续取样，根据连续取样值之间的比较结果，使 其提供的频率指示信号FIS呈现升频或降频状态。
延迟器604耦接于频率检测器602，用以延迟频率指示信号FIS。逻辑电 路603耦接于相位检测器601与延迟器604。逻辑电路603使用相位指示信 号PIS与经过延迟的频率指示信号FIS进行逻辑运算以产生时钟指示信号 CIS。
延迟器605将时钟信号I-CLK延迟四分之一周期，也就是让时钟信号 Q-CLK的相位落后I-CLK tt/2。而延迟器604的延迟时间不等于时钟信号 I-CLK的四分之一周期的整数倍，其目的是让延迟器604和605的总延迟时 间不等于时钟信号I-CLK的四分之一周期，也不等于其四分之一周期的整数 倍。这样造成的结果如图7A所示，如果时钟信号I-CLK和Q-CLK太快，相位 指示信号PIS会最先改变状态，然后是频率指示信号FIS改变状态，最后是 经过延迟器604的频率指示信号FIS改变状态。
图7A也绘示相位指示信号PIS以及频率指示信号FIS如何决定时钟指示 信号CIS的状态。逻辑电路603遵循的规则如下。以下规则中的频率指示信 号FIS是指经过延迟的频率指示信号FIS,也就是逻辑电路603实际接收的 频率指示信号FIS。若相位指示信号PIS与频率指示信号FIS皆呈现升频状 态，则逻辑电路603使时钟指示信号CIS呈现升频状态。若相位指示信号PIS 呈现降频状态而且频率指示信号FIS呈现升频状态，则逻辑电路603使时钟 指示信号CIS呈现降频状态。若频率指示信号FIS呈现降频状态，则无论相 位指示信号PIS是何状态，逻辑电路603皆使时钟指示信号CIS呈现维持状 态。图7A的维持状态以打叉表示。从图7A可以看出，时钟指示信号CIS的 降频状态多于升频状态，如此可促使电压控制振荡器503降低时钟信号I_CLK 以及Q-CLK的频率，达到追踪锁定lt据信号DS的目的。
如果时钟信号I_CLK和Q-CLK太慢，则如图7B所示，经过延迟器604 的频率指示信号FIS先改变状态，然后相位指示信号PIS改变状态。时钟指 示信号CIS的升频状态多于降频状态，如此可促使电压控制振荡器503提高时钟信号I—CLK以及Q-CLK的频率，达到追踪锁定数据信号DS的目的。
如果把电压控制振荡器503的时钟信号I-CLK和数据信号DS的相位差画 成圆圈，用相位指示信号PIS和延迟后的频率指示信号FIS的状态组合划分 象限，结果就如图7C和图W所示。其中图7C绘示时钟信号I-CLK频率过高 的情况，而图7D绘示时钟信号I—CLK频率过低的情况。本实施例的一大特色 是利用延迟器604、 605使延迟后的频率指示信号FIS和相位指示信号PIS的 相位差不等于丌/2的整数倍，因此打破了四个象限的平衡。若时钟信号I-CLK 太快，时钟指示信号CIS应为降频状态，反之应为升频状态。在图7C和7D 当中，无论时钟信号I-CLK过快或过慢，时钟指示信号CIS为正确状态的象 限必定大于不正确状态的象限。也就是说，时钟信号I-CLK往正确方向调整 的机会较多，所以本实施例的时钟数据恢复器500不仅能追踪数据信号DS的 相位，对于数据信号DS的频率也有纟艮强的追踪锁定能力。
图8为本发明另一实施例的频率^f企测电路501的结构示意图。图8和图 6的差别是用延迟器801取代延迟器604和605。延迟器801的延迟时间为原 先的延迟器604和605的总和。所以在这个实施例中，时钟信号Q-CLK和I—CLK 的相位差不等于tt/2的整数倍，例如可以相差2tt/3。在时钟信号I_CLK过 快的情况下，相位指示信号PIS、频率指示信号FIS、以及时钟指示信号CIS 的状态如图9A所示。另一方面，时钟信号I-CLK过慢的情况如图9B所示。 比较图7A、 7B以及图9A、 9B不难发现，无论时钟信号I-CLK过快或过慢， 本实施例和上一个实施例提供同样的时钟指示信号CIS,也就是说，两个实 施例有相同的信号追踪锁定能力。
图6和图8之中，相位检测器601和频率检测器602的相关技术已经行 之多年，不需要赘述。延迟器604、 605、以及801可以用串联的多个反相器 (inverter)延迟时钟信号I-CLK或频率指示信号FIS,以达到所需的相位差。 至于逻辑电路603可用图IO的电路实施。
在图10的实施例中，相位指示信号PIS包括升频信号PIS-UP以及降频 信号PIS-DN。频率指示信号FIS包括升频信号FIS —UP以及降频信号FIS—DN。 时钟指示信号CIS包括升频信号CIS—UP以及降频信号CIS_DN。对于上述的 每一个指示信号而言，若升频信号致能(asserted)而且降频信号禁能 (de-asserted)，则呈现升频状态。若升频信号禁能而且降频信号致能，则呈 现降频状态。若升频信号与降频信号皆禁能，则呈现维持状态。本实施例以逻辑0表示禁能，以逻辑l表示致能。
图10的逻辑电路603包括反相器1001、或非门(NOR gate) 1002、与门 (AND gate) 1003、以及延迟触发器(D f 1 ip-f lop) 1004、 1005。反相器1001 耦接于相位检测器601，接收相位指示信号的降频信号PIS-DN。或非门1002 耦接于反相器1001与频率检测器602,接收反相器1001的输出信号以及频 率指示信号的降频信号FIS-DN，输出时钟指示信号的降频信号CIS-DN。与门 1003耦接于相位检测器601与频率检测器602，接收相位指示信号的升频信 号PIS-UP以及频率指示信号的升频信号FIS_UP，输出时钟指示信号的升频 信号CIS-UP。延迟触发器1004和1005是为了弥补CIS-UP以及CIS—DN生成 路径的不对称，并且使时钟指示信号CIS能与接收端的时钟同步。其中，延 迟触发器1004耦接于或非门1002,以时钟信号I-CLK为触发信号，延迟时 钟指示信号的降频信号CIS-DN。延迟触发器1005则耦接于与门1003,以时 钟信号I-CLK为触发信号，延迟时钟指示信号的升频信号CIS-UP。
值得注意的是，本发明的重点之一在于产生时钟指示信号CIS的规则， 只要能产生相同的时钟指示信号CIS,逻辑电路603不以图IO的电路为限。
除了时钟数据恢复器的频率检测电路外，本发明还包括上述频率检测电 路的对应方法。此方法由以上实施例的时钟数据恢复器和频率检测电路实施， 其细节就不再赘述。
综上所述，本发明的两个时钟信号之间存在特别的相位差，改变了四个 象限之间的平衡。不平衡的象限使时钟数据恢复器不仅能追踪相位，也具有 更强的频率追踪锁定能力。本发明为单回路设计，采用简单的逻辑电路解决 两个指示信号状态不同的冲突，因此没有传统技术的双回路沖突问题，也没 有传统技术中两个电荷泵的调整量差距不易决定的问题，而且可以省去第二 个回路的电路，例如不需要第二个电荷泵。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 本领域技术人员，在不脱离本发明的精神和范围内，当可进行一些更动与润 饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
1权利要求
1.一种频率检测电路，用于一时钟数据恢复器，包括一相位检测器，根据该时钟数据恢复器提供的一第一时钟信号取样一数据信号，根据取样值提供一相位指示信号；一第一延迟器，将该第一时钟信号延迟为一第二时钟信号；一频率检测器，耦接于该第一延迟器，根据该第二时钟信号取样该数据信号，根据取样值提供一频率指示信号；以及一逻辑电路，耦接于该相位检测器与该频率检测器，使用该相位指示信号与该频率指示信号进行逻辑运算以产生一时钟指示信号，该时钟数据恢复器根据该时钟指示信号的状态调整该第一时钟信号的频率。
2. 如权利要求1所述的频率检测电路，其中该相位检测器根据该第一时 钟信号对该数据信号连续取样三次，依序取得一第一取样值、 一第二取样值、 以及一第三取样值，并且根据该第一取样值、该第二取样值、以及该第三取 样值之间的比较结果提供该相位指示信号。
3.如衩河要—求2—所逮的频率检'M电路，其中，若该第二-^^tl等于该第 二取样值，则该相位检测器使该相位指示信号呈现一降频状态，若该第二取 样值等于该第三取样值，则该相位检测器使该相位指示信号呈现一升频状态。
4. 如权利要求1所述的频率检测电路，其中该频率检测器根据该第二时 钟信号对该数据信号连续取样三次，依序取得一第四取样值、 一第五取样值、 以及一第六取样值，并且根据该第四取样值、该第五取样值、以及该第六取 样值之间的比较结果提供该频率指示信号。
5. 如权利要求4所述的频率检测电路，其中，若该第四取样值等于该第 五取样值，则该频率检测器使该频率指示信号呈现一降频状态，若该第五取 样值等于该第六取样值，则该频率检测器使该频率指示信号呈现一升频状态。
6. 如权利要求1所述的频率检测电路，其中，若该时钟指示信号呈现一 升频状态，则该时钟数据恢复器提高该第一时钟信号的频率，若该时钟指示 信号呈现一降频状态，则该时钟数据恢复器降低该第一时钟信号的频率，若 该时钟指示信号呈现一维持状态，则该时钟数据恢复器维持该第一时钟信号 的频率不变。
7. 如权利要求6所述的频率检测电路，其中，若该相位指示信号与该频率指示信号皆呈现该升频状态，则该逻辑电路使该时钟指示信号呈现该升频 状态，若该相位指示信号呈现该降频状态而且该频率指示信号呈现该升频状 态，则该逻辑电路使该时钟指示信号呈现该降频状态，若该频率指示信号呈 现该降频状态，则该逻辑电路使该时钟指示信号呈现该维持状态。
8. 如权利要求7所述的频率检测电路，其中该相位指示信号、该频率指 示信号、以及该时钟指示信号各包括一升频信号以及一降频信号，若该升频 信号致能而且该降频信号禁能则呈现该升频状态，若该升频信号禁能而且该 降频信号致能则呈现该降频状态，若该升频信号与该降频信号皆禁能则呈现 该维持状态。
9. 如权利要求8所述的频率检测电路，其中该逻辑电路包括 一反相器，耦接于该相位检测器，接收该相位指示信号的降频信号； 一或非门，耦接于该反相器与该频率检测器，接收该反相器的输出信号以及该频率指示信号的降频信号，输出该时钟指示信号的降频信号；以及一与门，耦接于该相位检测器与该频率检测器，接收该相位指示信号的 升频信号以及该频率指示信号的升频信号，输出该时钟指示信号的升频信号。
10. 如权利要求9所述的频率;f企测电路，其中该逻辑电路还包括 一第一延迟触发器，耦接于该或非门，以该第一时钟信号为触发信号，延迟该时钟指示信号的降频信号；以及一第二延迟触发器，耦接于该与门，以该第一时钟信号为触发信号，延 迟该时钟指示信号的升频信号。
11. 如权利要求1所述的频率检测电路，其中该第一延迟器包括串联的多 个反相器以延迟该第 一 时钟信号。
12. 如权利要求1所迷的频率检测电路，其中该第一延迟器的延迟时间为 该第一时钟信号的四分之一周期，而且该频率检测电路还包括一第二延迟器，耦接于该频率检测器与该逻辑电路之间，用以延迟该频 率指示信号，该第二延迟器的延迟时间不等于该第一时钟信号的四分之一周 期的整数倍。
13. 如权利要求12所述的频率检测电路，其中该第二延迟器包括串联的 多个反相器以延迟该频率指示信号。
14. 如权利要求1所述的频率检测电路，其中该第一延迟器的延迟时间不 等于该第 一 时钟信号的四分之一周期的整数倍。
15. 如权利要求1所述的频率检测电路，其中该时钟数据恢复器还包括一电压控制振荡器，耦接于该相位检测器与该第一延迟器，提供该第一时钟信号；以及一电荷泵，耦接于该逻辑电路与该电压控制振荡器之间，根据该时钟指 示信号的状态而调整该第 一 时钟信号的频率。
16. —种检测方法，用于一时钟数据恢复器，包括(a) 根据一第一时钟信号取样一数据信号，根据取样值提供一相位指示信号；(b) 将该第 一时钟信号延迟为 一第二时钟信号；(c) 根据该第二时钟信号取样该数据信号，根据取样值提供一频率指示信(d) 使用该相位指示信号与该频率指示信号进行逻辑运算以产生一时钟 指示信号；以及(e) 根据该时钟指示信号的状态调整该第 一 时钟信号的频率。
17. 如权利要求16所述的检测方法，其中步骤(e)包括 若该时钟指示信号呈现一升频状态，则提高该第一时钟信号的频率； 若该时钟指示信号呈现一降频状态，则降低该第一时钟信号的频率；以及若该时钟指示信号呈现一维持状态，则维持该第一时钟信号的频率不变。
18. 如权利要求17所述的检测方法，其中步骤(d)包括 若该相位指示信号与该频率指示信号皆呈现该升频状态，则使该时钟指示信号呈现该升频状态；若该相位指示信号呈现该降频状态而且该频率指示信号呈现该升频状 态，则使该时钟指示信号呈现该降频状态；以及若该频率指示信号呈现该降频状态，则使该时钟指示信号呈现该维持状太
19. 如权利要求16所述的检测方法，其中步骤(b)的延迟时间为该第一时 钟信号的四分之一周期，而且该检测方法在步骤(c)与(d)之间还包括延迟该频率指示信号，其中该频率指示信号的延迟时间不等于该第一时 钟信号的四分之一周期的整数倍。
20. 如权利要求16所述的检测方法，其中步骤(b)的延迟时间不等于该第 一时钟信号的四分之一周期的整数倍。
全文摘要
一种频率检测电路与其方法，用于一时钟数据恢复器。上述电路包括相位检测器、第一延迟器、频率检测器、以及逻辑电路。相位检测器根据时钟数据恢复器提供的第一时钟信号取样数据信号，根据取样值提供相位指示信号。第一延迟器将第一时钟信号延迟为第二时钟信号。频率检测器耦接于第一延迟器，根据第二时钟信号取样数据信号，根据取样值提供频率指示信号。逻辑电路耦接于相位检测器与频率检测器，使用相位指示信号与频率指示信号进行逻辑运算以产生时钟指示信号。时钟数据恢复器根据时钟指示信号的状态调整第一时钟信号的频率。
文档编号H03K19/173GK101582693SQ20081009705
公开日2009年11月18日 申请日期2008年5月12日 优先权日2008年5月12日
发明者张正道, 熊玟清, 赖佳良, 陈冠宇 申请人:智原科技股份有限公司