专利名称：分频器、分频方法及使用该分频器的锁相环路的制作方法
技术领域：
本发明是有关于一种分频器，尤指一种可减少抖动(Jitter)及功率消耗的分 频器，特别指一种分频器、分频方法及使用该分频器的锁相环路。
背景技术：
分数分频器(fractional-N frequency divider)因为可根据一参考频率产生准 确的输出频率，而广泛地被运用在许多的应用中。不同于整数分频器(integer-N frequency divider)只能够产生时间长度为参考周期的整数倍的输出(例如产生 时间长度为参考周期的四倍长的输出周期)，分数分频器可以用来产生非整倍 数的输出周期(例如产生一时间长度为该参考周期的4.01倍长的输出周期)。 通过在检测到一进位信号(Carry Signal)或一溢位信号(Overflow Signal)时，将 除数由M切换为(M+1)，分数分频器可合成(Synthesize)为参考频率的分数倍 的输出频率。举例来说，若分数分频器需要产生0.3倍(也即，除数为10/3)的 参考频率，则只需要在三个连续的除数周期(Cyde)中，将二个除数周期的除 数设为3，并将剩余一个除数周期的除数设为4，即可产生该输出频率。
然而，已知分数分频器在电路设计上相当的复杂，且其电路设计常伴随 着高功率消耗、较大的芯片面积、及抖动效能等问题。
发明内容
有鉴于此，本发明的目的之一是提供一种可减少抖动、节省芯片面积及 功率消耗的分频器，以解决上述问题。
根据本发明的一实施例，其是揭露一种分频器。所述分频器包括一相位选择器及一可调整式延迟电路。所述相位选择器是用来接收多个时钟信号并 输出一中间信号。所述中间信号是对应于所述这些时钟信号中至少一个时钟 信号的相位特性。所述可调整式延迟电路是用来接收所述中间信号，并延迟 所述中间信号来产生一输出信号。
根据本发明的另一实施例，其是揭露一种锁相环路。所述锁相环路包括 一相位检测器、 一滤波器、 一振荡器及一分频器。所述相位检测器是用来检 测一参考信号与一输入信号的间的相位差，并根据所述相位差产生一差值信 号。所述滤波器是耦接于所述相位检测器，用来对所述差值信号进行滤波以 产生一滤波信号。所述振荡器是耦接于所述滤波器，用来根据所述滤波信号 产生多个时钟信号。所述分频器是耦接于所述振荡器与所述相位检测器，用 来根据所述这些时钟信号产生一分频信号。所述分频器包括一相位选择器及 一可调整式延迟电路。所述相位选择器是用来接收所述这些时钟信号并输出 一中间信号。所述中间信号是对应于所述这些时钟信号中至少一个时钟信号 的相位特性。所述可调整式延迟电路是耦接于所述相位选择器，用来接收所 述中间信号，并延迟所述中间信号来产生一分频信号。所述输入信号是对应 于所述分频信号。
根据本发明的另一实施例，其是揭露一种分频方法。所述分频方法包括 接收多个时钟信号；根据所述这些时钟信号中至少一个时钟信号的相位特性， 产生一中间信号；以及延迟所述中间信号，以产生一分频信号。
本发明实施例的有益效果在于提供了一种可减少抖动、节省芯片面积 及功率消耗的分频器。
图1为根据本发明的一实施例所揭露的一分频器的功能方框示意图2为根据本发明的一实施例所揭露的一分频器的示意图3为图2所示的分频器所包括的管线式延迟电路的一实施例示意6图4、图5及图6为图2所示的分频器所包括的可调整式延迟电路的实施 例的示意图7为图2所示的分频器的时相一实施例的示意图8为使用本发明所揭露的分频器的一锁相环路的示意图9为根据本发明的一实施例所揭露的一分频方法的流程图。
附图标号
100、 120、 140、 150、 200
221a 222
241a 242a 303a 244a 302a 401a
201 220 240 250
221b、 221c、 221d
241b、…、241n、 301a、 301b、. 242b、 ...、 242n、 246a、 246b、. 303b、…、303N 244b、 ...、 244n 302b、 ...、 302N
401b、 ...、 401N、 501a[l]、 502b[l]、 501b[2]、...、501N[l]、501N[2]、...、501N[2AN] 601a、 601b、…、601N 402a、術b、…、402N、 502a、 502b、...、 502N、 603a、 603b、…、603N 602a、 602b、 ...、 602N 810 820
时钟产生器
相位选择器
可调整式延迟电路
控制器
锁相环路
相位特性选择电路 组合电路 — 301N延迟单元 246n、锁存器
逻辑电路
选择逻辑电路
延迟电路
选择电路
负载电路
相位/频率检测器
电荷泵830 回路滤波器
840 压控振荡器
850 分频器
900、卯2、 904 步骤
具体实施例方式
请参阅图1，其为根据本发明的一实施例所揭露的一分频器的功能方框示 意图。该分频器包括一相位选择器(Phase Selector)120、 一可调整式延迟电路 140及一控制器150。相位选择器120是从一时钟产生器100接收多个时钟信 号P0、 Pl、 ...、 Pn。时钟信号P0、 Pl、 ...、 Pn彼此间具有一预定时间长度
的延迟关系。在一实施例中，该预定时间长度为/.;，其中T为该些时钟信 号的周期，N为时钟信号的数量，而i为0， 1，…，(N-l)。以N二4为例(也即
四个时钟信号)，时钟信号P1是时钟信号P0延迟lr，时钟信号P2是时钟信
4
号po延迟^r ，时钟信号p3是时钟信号p0延迟2r ，其中t为时钟信号p0、
4 4 Pl、 ...、 Pn的周期(该些时钟信号PO、 Pl、 ...、 Pn具有约略相同的频率)。相
位选择器120接收时钟信号P0、 Pl.....Pn，根据一选择信号来选择该些时
钟信号P0、 Pl.....Pn中至少一个时钟信号，并依据选择的时钟信号的相位
特性产生一中间信号。可调整式延迟电路140从相位选择器120接收该中间 信号，并用来产生一输出信号Out;在一实施例中，可调整式延迟电路140是 根据一延迟控制信号来延迟所接收的该中间信号，以产生输出信号Out。控制 器150是用来产生该选择信号及该延迟控制信号，分别传输至相位选择器120 及可调整式延迟电路140。请注意，虽然在本实施例中，选择信号及延迟控制 信号是由单一控制器150所提供，然而本发明并未局限于此；换言之，在本 发明的其他实施例中，选择信号及延迟控制信号可由不同的控制器所提供， 而这些控制器可被整合于相位选择器120及可调整式延迟电路140中。再者，分频器也可省略控制器，而将选择信号所提供的选择功能以及延迟控制信号 所提供的延迟控制功能事先预设于相位选择器120及可调整式延迟信号140 中，这样的架构可省略该选择信号及该延迟控制信号。
请参阅图2，其为图l所示的分频器的一实施例的示意图。在图2所示的 分频器中，N的值为4，也即时钟信号共有四个。时钟产生器201可为一锁相 环路200的一部分，输出四个时钟信号PO、 Pl、 P2、 P3，且四个时钟信号PO、
Pl、 P2、 P3是分别为将一参考信号延迟0个、丄个、丄个、及^个周期T所
42 4
产生。相位选择器220包括四个相位特性选择电路221a、 221b、 221c、及221d， 分别接收时钟信号PO、 Pl、 P2、 P3，并受控制器250输出的选择信号S0、 Sl、 S2、 S3控制，根据选择信号SO、 Sl、 S2、 S3来选择性的输出时钟信号P0、 Pl、 P2、 P3的相位特性。举例来说，控制器250可控制相位特性选择电路221b
去选择时钟信号P1的相位特性，其中时钟信号P1的相位特性是代表lr的延
4
迟。 一般来说，时钟产生器201及相位选择器220可对参考时钟信号提供0 至^zlr的延迟，以丄r为级距。相位特性选择电路221a、 221b、 221c、 221d
可以触发器(Flip-Flop)电路来加以实现，每一触发器电路221a、 221b、 221c、 221d包括二输入端以及一输出端，二输入端分别接收时钟信号PO、 Pl、 P2、 P3其中之一及选择信号SO、 Sl、 S2、 S3其中之一，输出端在对应的选择信 号SO、 Sl、 S2、 S3被使能(enabled)时输出接收的时钟信号的相位特性。相位 特性选择电路221a、 221b、 221c、及221d的输出是被传输至一组合电路222， 组合电路222将接收的相位特性加以组合，并据以产生一中间信号B至可调 整式延迟电路240。组合电路222可以由逻辑门(logicgate)实现，例如或逻辑 门(logicORgate)、或非逻辑门(logic NOR)、与逻辑门(logic AND gate)、及与 非逻辑门(logic NAND gate)等等。
可调整式延迟电路240可对该中间信号B提供0 工的延迟(在本实施例
9为o-丄r的延迟)，该延迟量是由控制器250所产生的一延迟控制信号所控制。 4
如图2所示，可调整式延迟电路240可为一管线式(Pipeline)延迟电路，并包 括多个延迟单元241a、241b、…、241n、多个第一锁存器(Latch)242a、 242b、…、 242n、多个逻辑电路244a、 244b、 ...、 244n及多个第二锁存器246a、 246b、…、 246n;延迟单元241a、 241b、 ...、 241n是用来延迟所接收的该中间信号，第 一锁存器242a、 242b、…、242n、逻辑电路244a、 244b、…、244n及第二锁 存器246a、 246b、…、246n则形成延迟单元241a、 241b、…、241n的控制电
路，并根据该延迟控制信号来控制延迟单元241a、 241b.....241n的延迟量。
图3为管线式延迟电路240的另一实施例的示意图，而图4、图5、图6为可 调整式延迟电路240的其他实施例的示意图。图3所示的管线延迟电路包括 多个延迟单元301a、 301b、…、301N，多个选择逻辑电路302a、 302b、…、 302N及多个锁存器电路303a、 303b、 ...、 303N。延迟单元301a是接收一输 入信号(例如该中间信号)，并输出一延迟信号Q1至延迟单元301b。在经过延 迟单元301a， ...， 301N的延迟后，延迟单元301N最后输出一延迟的中间信 号OUT。图4所示的可调整式延迟电路包括多个延迟电路401a、 401b、...、 401N、及多个选择电路402a、 402b、 ...、 402N。选择电路402a接收一输入 信号IN及由延迟电路401a所产生的一延迟输入信号，并由一选择信号SEL[O] 控制，选择性地输出输入信号IN或该延迟输入信号至选择电路402b及延迟 电路401b。通过控制选择电路402a、 402b、…、402N去选择一延迟信号或 一未经延迟信号，图4所示的可调整式电路可对输入信号IN产生不同时间长 度的延迟以产生输出信号OUT。图5所示的可调整式延迟电路为二进位控制 (binary-con加lled)的延迟线(DelayLine)，包括多个选择电路502a、 502b、...、
502N及多个延迟电路501a[1]、 502b[l]、 501b[2]、 ...、 501N[1]、 501N[2].....
501N[2AN]。图5所示的可调整式延迟电路的操作与图4所示的可调整式延迟 电路的操作类似，然而在图5所示的可调整式延迟电路使用多个选择信号SEL[O]、 SEL[l]、 ...、 SEL[N]来实现二进位控制的延迟时间长度。举例来说， 在N的值为3的情况下，图5所示的延迟电路可提供0倍至15倍的延迟电路 单位延迟长度。在SEL
-1、 SEL[1]=0、 SEL[2]=0、 SEL[3]=1的情况下，输 出信号OUT为输入信号IN延迟9个单位延迟长度。图6所示的可调整式延 迟电路包括多个延迟电路601a、601b、…、601N、多个负载电路602a、602b、…、
602N及多个选择电路603a、 603b..... 603N。选择电路603a、 603b、...、
603N可分别将负载电路602a、602b、 ...、602N耦接或不耦接至延迟电路601a、
601b.....601N，并据此选择性地对输入信号IN施加延迟。耦接负载电路可
产生一延迟，而每一负载电路更可经由调整提供不同的延迟特性。
请参阅图7，其为图2所示的分频器的时相的--实施例示意图。图7所示 仅为分频器操作的其中一个例子。在此实施例中，时钟信号PO首先被选择， 控制器250将对应于触发器电路221a的选择信号SO使能，并将对应于其他 触发器电路221b、 221c、 221d的选择信号Sl、 S2、 S3失能(Disable)。选择信 号SO启动触发器电路221a，输出对应于时钟信号P0的相位特性的一锁存信 号(Latch Signal)AO。当选择信号SO启动触发器电路221a时，触发器电路221b、 221c、 221d是被关闭的，使得锁存信号A1、 A2、 A3是处于失能状态。此时 组合电路222所输出的中间信号B的相位是对应于时钟信号P0。
可调整式延迟电路240接着将中间信号B的脉冲加以延迟，以产生具有 周期长度为(T'+AT)的输出信号OUT。如图7所示，中间信号B的延迟是逐步 增加AT。当可调整式延迟电路240对中间信号B的延迟量超过或即将超过 T/4时，控制器250将触发器电路221b由关闭转为开启并同时将触发器电路 221a由开启转为关闭，以使中间信号B具有时钟信号P1的相位特征，也即 时钟信号PO的相位加上T/4的延迟。
触发器电路221b输出的锁存信号Al是被组合电路222所接收，接着组 合电路222输出锁存信号Al作为中间信号B。相似地，可调整式延迟电路240 是将中间信号B的脉冲延迟AT、 2AT、 3AT…等，以将输出信号的周期维持在(T，+AT)。接着，当可调整式延迟电路240所提供的延迟量达到T/4或将要 超过T/4之时，控制器250将触发器电路221c由关闭转为开启，并关闭触发 器电路221b，使得中间信号B具备时钟信号P2的相位特性，也即时钟信号 Pl的相位加上T/4的延迟或时钟信号PO的相位加上T/2的延迟。如此一来， 输入频率1/T在分频器的输出端会转为1/(T'+AT)。
上述的分频器仅为本发明的一实施例。上述的N值可根据不同的设计考 量来选择，而相位选择器120及220所包括的触发器电路的数量、时钟信号
P0、 Pl.....PN的数量及选择信号S0、 Sl..... SN的数量都可依据系统要
求而设计，并不受以上叙述的限制。触发器电路221a、 221b、 221c、 221d可 用逻辑门(logic gate)来替换。再者，时钟产生器100及200与相位产生器120 及220可在参考信号上产生约为零到((N-l)/NfT的不等量的延迟。同理，可 调整式延迟电路140及240可在参考信号上产生约为零至(1/N"T的不等量的 延迟。控制器150、 250是可为数字式、模拟式或数字模拟混合式。可调整式 电路140及240也可采用图2至图6以外的架构。
因为图1及图2所示的分频器是使用相位选择器来产生零至(N-1^T/N的 延迟，可调整式延迟电路的延迟长度可大幅度地縮短。举例来说，当N的值 为4时，相位选择器是提供时间长度由零到3/4T的延迟，使得可调整式延迟 电路仅需提供长度由零到1/4T的延迟。如此一来，可调式延迟电路的电路复 杂度与面积可被縮减，而分频器可因此具有较简单的电路设计、较小的功率 消耗、面积、及抖动。
请参阅图8，其为使用上述分频器的一锁相环路的一实施例的示意图。该 锁相环路包括一相位/频率检测器(Phase/frequencyDetector, PFD)810、 一电荷 泵(Charge Pump)820 、 一回路滤波器(Loop Filter)830 、一压控振荡器 (Voltage-controlled Oscillator)840及一分频器850，其中分频器850的架构及 运作是如图1及图2所示。相位/频率检测器810是检测一参考信号Fref与一 输入信号之间的相位差，并产生一差值信号来指示该相位差的大小。滤波器830是耦接于相位/频率检测器810，用来对该差值信号进行滤波以产生一滤波
信号。振荡器840是耦接于滤波器830，用来根据该滤波信号产生多个时钟信 号Fout，在一实施例中，振荡器840为一环形振荡器(RingOscillator)。分频器 850是耦接于振荡器840及相位/频率检测器810，并用来根据该些时钟信号来 产生一分频信号。分频器850包括一相位选择器与一可调整式延迟电路。相 位选择器是接收该些时钟信号，并输出对应于该些时钟信号中至少一个时钟 信号的相位特性的一中间信号。该可调整式延迟电路是耦接于该相位选择器， 用来接收该中间信号，并通过延迟该中间信号来产生该分频信号。该输入信 号是对应于该分频信号。该锁相环路也可包括一控制器(图中未显示)，其中该 控制器是耦接于分频器850，用来控制分频器850中相位选择器的相位特征选 择以及可调整式延迟电路的延迟。
请参阅图9，其为根据本发明的一实施例所揭露的一分频方法的流程图。 该分频方法包括接收多个时钟信号(步骤900)、根据该些时钟信号中至少一个 时钟信号的相位特性来产生一中间信号(步骤902)，以及延迟该中间信号以产 生一分频信号(步骤904)。产生该中间信号的步骤902包括根据一选择信号选 择性地输出该些时钟信号的相位特性，以及通过合并被选择的相位特征来产 生该中间信号。该些相位信号彼此之间是可具有特定时间长度的延迟关系， 通过将一参考时钟信号施加零到(N-1"T/N的不同延迟来产生，其中N为时钟 信号的数目，而T为参考时钟信号的周期。延迟该中间信号以产生该分频信 号的步骤卯4包括将该中间信号施加零至T/N的延迟。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所做的均等 变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种分频器，其特征在于，所述分频器包括一相位选择器，用来接收多个时钟信号并输出一中间信号，所述中间信号是对应于所述这些时钟信号中至少一个时钟信号的相位特性；及一可调整式延迟电路，用来接收所述中间信号，并通过延迟所述中间信号来产生一输出信号。
2. 如权利要求1所述的分频器，其特征在于，所述这些时钟信号彼此之间是具有特定时间长度的延迟关系。
3. 如权利要求2所述的分频器，其特征在于，所述这些时钟信号是具有 约略相同的频率。
4. 如权利要求3所述的分频器，其特征在于，所述特定时间长度为/.工，其中，T为所述这些时钟信号的周期，N为所述这些时钟信号的数量，而i的 值为0，1,…，(V-1)。
5. 如权利要求1所述的分频器，其特征在于，所述相位选择器包括 多个相位特性选择电路，用来接收所述这些时钟信号，并根据一选择信号选择性地输出所述这些时钟信号的相位特性；及一组合电路，耦接于所述这些相位特性选择电路，用来从所述这些相位 特性选择电路接收所述这些相位特性，并通过结合接收的所述这些相位特性 来产生所述中间信号。
6. 如权利要求5所述的分频器，其特征在于，所述这些相位特性选择电 路包括多个逻辑门。
7. 如权利要求5所述的分频器，其特征在于，所述这些相位特性选择电 路包括多个触发器电路。
8. 如权利要求7所述的分频器，其特征在于，每一触发器电路包括二输 入端，分别用来接收所述这些时钟信号的其中之一及所述选择信号；每一触发器电路也包括一输出端，用来在对应的所述选择信号被使能时输出接收的 所述时钟信号的相位特性。
9. 如权利要求5所述的分频器，其特征在于，所述组合电路包括一逻辑门。
10. 如权利要求5所述的分频器，其特征在于，所述这些时钟信号的数量与所述这些相位特性选择电路的数量相同。
11. 如权利要求1所述的分频器，其特征在于，所述可调整式延迟电路是 受到一延迟控制信号的控制，以对所述中间信号提供o至^;倍的延迟，其中T为所述这些时钟信号的周期，N为所述这些时钟信号的数量。
12. 如权利要求1所述的分频器，其特征在于，所述可调整式延迟电路为 一管线式延迟电路，且所述管线式延迟电路包括多个由一延迟控制信号所控 制的延迟单元。
13. —种锁相环路，其特征在于，所述的锁相环路包括一相位检测器，用来检测一参考信号与一输入信号间的相位差，并产生用来指示所述相位差的一差值信号；一滤波器，耦接于所述相位检测器，用来对所述差值信号进行滤波以产 生一滤波信号；一振荡器，耦接于所述滤波器，用来根据所述滤波信号产生多个时钟信 号；及一分频器，耦接于所述振荡器与所述相位检测器，用来根据所述这些时 钟信号产生一分频信号，所述分频器包括一相位选择器，用来接收所述这些时钟信号并输出一中间信号，所述中间信号是对应于所述这些时钟信号中至少一个时钟信号的相位特性；及一可调整式延迟电路，耦接于所述相位选择器，用来接收所述中间信号，并通过延迟所述中间信号来产生一分频信号；其中，所述输入信号是对应于所述分频信号。
14. 如权利要求13所述的锁相环路，其特征在于，所述振荡器为一环形 振荡器。
15. 如权利要求13所述的锁相环路，其特征在于，所述锁相环路还包括: 一控制器，耦接于所述分频器，用来控制所述分频器所包括的所述相位选择器的相位特性选择，以及控制所述分频器所包括的所述可调整式延迟电 路的延迟。
16. —种分频方法，其特征在于，所述分频方法包括接收多个时钟信号；根据所述这些时钟信号中至少一个时钟信号的相位特性，来产生一中间信号；及延迟所述中间信号，以产生一分频信号。
17. 如权利要求16所述的分频方法，其特征在于，产生所述中间信号的步骤包括根据一选择信号，选择性地输出所述这些时钟信号的相位特性；及 通过组合被选择的所述相位特性，产生所述中间信号。
18. 如权利要求16所述的分频方法，其特征在于，所述这些时钟信号彼 此之间是具有特定时间长度的延迟关系。
19. 如权利要求16所述的分频方法，其特征在于，所述这些时钟信号是通过延迟一参考时钟信号而产生，且延迟量为0至(7V-1).二，其中，N为所述这些时钟信号的数量，T为所述参考时钟信号的周期。
20. 如权利要求19所述的分频方法，其特征在于，延迟所述中间信号以 产生所述分频信号的步骤包括对所述中间信号提供0至;的延迟量。
全文摘要
本发明提供一种分频器、分频方法及使用该分频器的锁相环路，所述分频器包括一相位选择器及一可调整式延迟电路。相位选择器是接收多个时钟信号，并依据该些时钟信号中至少一个时钟信号的相位特性输出一中间信号。可调整式延迟电路是接收中间信号，并通过延迟中间信号来产生一输出信号。本发明的分频器可以减少抖动及功率消耗。
文档编号H03L7/18GK101577541SQ20091013787
公开日2009年11月11日 申请日期2009年5月5日 优先权日2008年5月9日
发明者徐哲祥, 杨孟达, 赵冠华, 高宏鑫 申请人:联发科技股份有限公司