专利名称：具有克服开关损耗的电路结构的数模转换器的制作方法
技术领域：
本发明涉及提供改进的线性、小的总开关面积以及比常规电压式数模转换器 (DAC)对寄生电阻更不敏感的数模转换器。更具体地，本发明涉及对DAC中的每个独立开关 的电阻器设有单独的施加(force)和感测(sense)开关的数模转换器。
背景技术：
集成的电压式数模转换器包括电阻器和开关网。该网的一个节点是输出电压， 另两个节点是参考电压。模拟输出电压是由数字输入码确定的位于两个参考电压之间某 处的电压。用于高精度电压式数模转换器的常用设计包括二进制加权R2R构架结构和包 括等加权分段的分段式构架结构，或是介于等分段式构架结构和R2R构架结构之间的混 合型。这些构结构在拉泽维(Razavi)著的 “Principles of Data Conversion System Design'^ffiley-IEEE Press, 1994)中有所论述。尽管这些设计在结构上有差异，但每个设 计都提供了多个可开关的单元，其基于输入到DAC的数字码而被激励。被激励的单元对在 DAC输出处产生的模拟电压有作用。每个单元的作用至少部分地基于单元自身的电阻和在 单元和输出端之间延伸的任何耦合电阻而被确定。在集成电路中，电阻器常常用精密薄膜工艺制造，而开关通常是CMOS晶体管。通 常是电阻器的阻值和大小都很相似，而CMOS晶体管则以某一比例增减(scale)以减少其对 DAC的积分非线性(INL)误差的作用。然而，因为有几个原因，CMOS晶体管仍然不理想。特 别是，它们有与其相关的某一非线性电阻。在该电阻两端的电压降对INL误差有作用。另 外，与这些CMOS开关相关的电阻根据它们的操作电压而改变，因为它们是针对两个不同参 考电压的开关，所以，能够理性地期待它们在不同的开关设置下有不同的电阻。尽管做了一 些努力来使这些开关电阻相等以使INL误差源最小化，一般来说，由于方法本身的精度原 因，而保持有一定的残留误差。特别是在高温下，CMOS晶体管还有到其背栅(backgate)的 泄漏电流，这能够提供另一 INL误差源。对更高精度、更高电压的DAC (例如可在超过5V电压下运行的16位DAC)，与CMOS 晶体管相关联的问题成为更重要的设计考虑。CMOS开关的误差作用比允许的最大误差大。 尽管与同一区域的较小的CMOS开关相比，更大的CMOS晶体管能经受更大的电压，但它们提 供了更高的电阻，这增加了在它们两端的电压降和INL作用。开关的电压越高，泄漏也就越多 ο传统上，为了提供很精确的电压式DAC，电路设计人员使用大的CMOS开关。较大的 开关一般有较小的开关电阻，这减小了相关的INL误差。但是，使用大开关有诸如以下的后 果需要更大的硅芯片(die)面积、在高温下增加的寄生电容和增加的泄漏电流(另一 INL 误差源)、新数字码载入DAC时增加的过渡电流和由DAC电阻器之间不同长度的互连而导致 的布局/布线问题。而且，大的开关需要更多的硅面积、增加的成本，并且更大的物理面积 使得更难以微型化。因此，在本领域有避免在电压式DAC中使用大的开关的需要。
图1-4是示出了根据本发明的各个实施例的数模转换器的电路图。
具体实施例方式本发明的多个实施例提供了数模转换器，包括一对运算放大器，每个运算放大器 有与相应的高或低参考电压耦合(耦接)的第一输入。DAC包括多个开关控制的单元，每个 单元包括电阻器和两个施加/感测开关对。在每个单元内，四个开关都与电阻耦合。第一 施加开关与第一运算放大器的输出耦合，相关联的感测开关与第一运算放大器的反相输入 耦合。第二施加开关与第二运算放大器的输出耦合，相关联的感测开关与第二运算放大器 的反相输入耦合。因此，施加开关提供了选择性导电通路以允许任一运算放大器驱动给定 单元。当运算放大器驱动特定单元时，感测开关产生到驱动运算放大器的反馈通路，这允许 运算放大器在电压下驱动单元，该电压克服了由关联的施加开关引起的任何电压损耗。下面的论述说明了电压式DAC中使用的开关控制单元的各种结构。本发明的原理 在多种DAC结构中得以应用，包括二进制加权R2R结构、等加权分段式结构或混合R2R和分 段式结构原理的混合结构。在整个论述中，对每个电路中的晶体管开关的“电阻”进行引用 来表示这种开关的阻抗。为了简化本论述内容，晶体管开关用表示开关的电阻值的标号来 引用。因此，具有例如"Rps”的相同符号的两个开关应理解为具有相同的电阻。具有相关符 号的两个或多个开关应理解为如所示具有相互关联的电阻(例如“Rps” “2*RPS” “4*RPS”将 分别表示具有基准电阻、具有基准电阻的两倍和具有基准电阻的四倍的开关)。当其中所述的诸如DAC的电路制成集成电路时，通常是试图匹配集成电路芯片上 的晶体管的大小。晶体管大小是上面引述的诸如Rps和Rns的晶体管电阻的一个指标。为了 如其中建议地将晶体管电阻增减，方便的是，提供多个共同控制的相互串联的晶体管以提 高整体电阻或提供多个共同控制的相互并联的晶体管以降低整体电阻。为了减少附图和下 文中的混乱，未示出这种串联和/或并联的开关连接。图1是根据本发明的一个实施例的DAC100的电路图。DAC100可包括一对运算放 大器(op amp) 110、120和多个开关控制的单元130. 1-130. N。参考电压Vhi和Vuj可被供给 相应的运算放大器110和120的同相输入。每个单元130. 1-130. N可包括两对开关控制的 晶体管和电阻器R。对于W位宽的DAC，将有N = 2W个单元130. 1-130N。DAC100可生成具 有由输入控制码确定的在Vhi和Vuj之间某处的幅值的模拟电压。因此，当被激励时，每个单 元130. 1-130. N可以对应于最低有效位(LSB)步长的方式对在OUT终端的电压递增性地起 作用。图1示出了单元130. 1-130. N的配置。如所指出的，每个单元的电阻器R与公共 输出终端OUT耦合。每个电阻器R的头端可以连接到该单元的四个开关晶体管中的每一 个，该晶体管标记为Rpf、Rps、Rnf和Rns。出于标记的目的，晶体管Rpf和Rnf被称为“施加”开 关，而晶体管Rps和Rns被称为感测开关。晶体管Rpf和Rps可被提供为PMOS晶体管，其当施 加到晶体管的栅极的控制输入被驱动为低时导通，晶体管Rnf和Rns可被提供为NMOS器件， 其当施加到晶体管的栅极的控制输入被驱动为高时导通。在操作中，每次晶体管对中只有 一对是导通的。施加开关Rpf和Rnf的终端可以分别耦合到第一运算放大器110和第二运算放大器120的输出。感测开关Rps和Rns的终端可以分别耦合到第一运算放大器110和第二 运算放大器120的反相输入。在操作中，施加到每个单元的控制信号(比如施加到单元130. 1上的信号②引起 开关开合。这样，一个开关对(Rpf，Rps)或另一个开关对(Rnf，Rns)将响应于控制信号C1而 合上，另一个开关对将打开。合上开关对(比如Rpf和Rps)导致关联的运算放大器110通过 导电的施加开关(Rpf)与单元的电阻器R耦合。因此，连接的放大器(运算放大器110)通 过单元130. 1对DAC的输出电压起作用。来自连接的放大器110或120的电流能够流经连 接的施加开关，流经相关的单元电阻器并流到OUT端。该控制信号还合上关联的感测开关Rps或Rns。合上的感测开关将电阻器R的头端 连接到相关的运算放大器110或120的输入端，其生成到运算放大器110和120的反馈回路。考虑一个例子，其中只有信号单元130. 1的PMOS开关Rpf，Rps响应于控制信号而合 上，所有其它单元130. 2-130. N被控制为使其PMOS开关Rpf和Rps打开。在这种情况下，运 算放大器110的输出通过单个单元130. 1的施加开关Rpf和关联电阻器R驱动输出端OUT。 尽管感测开关Rps合上了，但没有电流流经该感测开关，这是因为经过该开关的唯一电通路 延伸到具有非常高的阻抗的运算放大器110的输入端。因此，在感测开关Rps两端没有电压 损耗。出现在反相输入端的电压即为在电阻器R的头端处的电压。为了平衡出现在其输入 端的电压，运算放大器110可生成足够电平的输出电压以将在电阻器R的头端处的电压带 至VHI。因此，尽管在施加开关Rpf两端有未定的电压损耗，但在电阻器R的头端处的电压仍 维持在Vhi。考虑一个例子，其中有若干个单元130. 1-130. X的PMOS开关Rpf和Rps响应于相应 的控制信号而合上(X在本例中表示被驱动为高的单元的数目)。在这种情况下，运算放大 器110的输出通过X个单元的施加开关Rpf和关联电阻器R驱动输出端OUT。在这种情况 下，尽管没有电流流经运算放大器110的反相输入端，但电流能够在X个单元的感测开关Rps 之间流动。因此，在这些单元的感测开关Rps两端会有电压损耗。这些电压损耗在不同的单 元之间能够变化，特别是在如果施加开关Rpf的电阻没有很好地匹配的情况下。在这种情况下，在第一运算放大器110的反相输入端建立的电压表示在X个激励 单元的电阻器R的头端处和感测开关Rps的电阻上出现的电压的平均值。为了平衡出现在 其输入端的电压，运算放大器110可生成足够电平的输出电压以将该平均值带至VHI。在分 配给被激励的单元130. 1-130. X时，这个配置与在每个电阻器R的头端建立在Vhi的电压有 同等的效果。尽管在施加开关Rpf和感测开关Rps两端的电压降在各自的单元之间可以改 变，但该反馈配置基本上取消了这些改变。因此，这一配置提高了高分辨率DAC的精度。对被控制信号C1-C1^g动为低的那些单元，会发生类似的效果。当只有一个单元 130. N被驱动合上NMOS开关Rnf和Rns时，第二运算放大器120的输出通过单元130. N的关 联的施加开关Rnf和关联电阻器R驱动输出端OUT。关联的感测开关Rns也将合上，建立了 到第二运算放大器120的反相端的、不接受显著的输入电流的电通道。因此，在感测开关Rns 两端会产生可忽略的电压损耗。运算放大器120可生成输出来克服在施加开关两端的任何 电压损耗，在关联的电阻器R的头端建立电压V,如果多个单元被驱动为低，则在反相输 入端建立表示在连接的单元电阻器R的头端生成的电压的平均值的电压。为了平衡在其输入端的电压，第二运算放大器120可生成足够的输出电压以克服在单元的施加开关Rnf两端 的任何电压损耗并使该平均值与Vm电压匹配。尽管在施加开关Rnf和感测开关Rns两端的 电压降在各自的单元之间可以改变，但该反馈配置基本上取消了这些改变。再一次，这一配 置提高了高分辨率DAC的精度。图2是根据本发明的一个实施例的二进制加权DAC200的电路图。DAC200可包括 一对运算放大器(op amp)210、220和多个二进制加权的单元230. 1-230. N。参考电压Vhi和 Vlo可被供给相应的运算放大器210和220的同相输入。每个单元可包括加权的两对开关 控制的晶体管和电阻器R。在图2的配置中，W位宽的DAC将有N = W个单元。DAC200可 生成具有由输入控制码确定的在Vhi和Vuj之间某处的幅值的模拟电压。因此，当被激励时， 每个单元可以与其二进制加权成反比的方式对在OUT终端的电压递增性地起作用。图2示出了单元230. 1-230. N的配置。如图所示，每个单元230. 1-230. N的晶体管 和电阻器以依据其相应的电阻值(电阻，resistance)的方式进行标记。对电阻器而言，第 一单元230. 1具有以基准电阻R提供的电阻器，其它单元230. 2-230. N的电阻器根据二进 制的指数递增2 * R，4 * R，8 * R等直至最终的单元230. N的电阻* R0 DAC还可包 括终端电阻器240，其电阻值等于对应于最低有效位的终端单元230. N的权重。在图2中， 终端电阻器被示为与其自身的固定开关(切换)到第二运算放大器的NMOS施加和感测开 关耦合。每个单元230. 1-230. N的电阻器与公共输出终端OUT耦合。每个单元230. 1-230. N可包括也具有根据二进制的指数递增的电阻值的第一对PMOS晶体管和第二对NMOS晶体 管。来自每个单元230. 1-230. N的PMOS施加开关Rpf，2*Rpf，. . . , * Rpf可以连接到第 一运算放大器210的输出，来自每个单元230. 1-230. N的NMOS施加开关Rnf，2*Rnf，. . .，
* Rnf可以连接到第二运算放大器220的输出。来自每个单元230. 1-230. N的PMOS感测 开关Rps，2*RPS，...,2^女Rps可以连接到第一运算放大器210的反相输入，来自每个单元 230. 1-230. N的NMOS感测开关Rns，2*Rns，... , * Rns可以连接到第二运算放大器220的 反相输入。每个单元230. 1-230. N的施加开关和感测开关可由相应的控制信号C1-Cn控制。在操作中，施加到每个单元的控制信号(比如施加到单元230. 1上的信号C1)引 起开关开合。这样，一个开关对(Rpf，Rps)或另一个(Rnf，Rns)将响应于控制信号C1而合上， 另一个开关对将打开。合上开关对(比如Rpf和Rps)导致关联的运算放大器210通过导电 的施加开关(Rpf)与单元的电阻器R耦合。因此，连接的放大器(运算放大器210)通过单 元230. 1对DAC的输出电压起作用。每个单元对DAC输出电压的作用与依据该单元的总电 阻成反比加权。在图2的配置中，每个单元的电阻源于该单元的电阻器(比如R，2 * R等) 和两个施加开关中被控制信号C合上的一个(比如Rps或Rns，2 * Rps或2 * Rns等)。来自 连接的放大器210或220的电流能够流经连接的施加开关，流经相关的单元电阻器并流到 OUT 端。该控制信号C1还合上关联的感测开关Rps或Rns。合上的感测开关将电阻器R的头 端连接到关联的运算放大器210或220的输入端，其生成到运算放大器210或220的反馈 回路。二进制加权DAC200的操作与图1的未加权DAC100的操作相似。但是，在本实施例 中，被激励的单元230. 1-230. N对在输出端OUT处的电压提供加权的作用。对PMOS施加开关(例如Rpf和4*Rpf)被合上的那些单元，关联的感测开关Rps和4*RPS也合上，其将在单元 电阻器R和4*R的头端的节点耦合到运算放大器210的反相端。在运算放大器210的反相 输入端的电压是在相关的电阻器R和4*R的头端的电压的加权平均。运算放大器210生成 必需的输出电压以平衡在其两个输入端上的电压(将它们带至Vhi)。产生平均的加权(在 本例中是4:1加权)使运算放大器210生成克服由Rpf和4*Rpf引起的电压损耗的输出电 压。虽然在施加开关Rpf，4*Rpf和在感测开关Rps，4*RPS两端的电压降在各自的单元之间可以 改变，但该反馈配置基本上取消了这些改变。如前面的实施例所述，这一配置提高了 DAC200 的精度。类似地，对NMOS施加开关(例如2女Rnf和女Rnf)被合上的那些单元，关联的 感测开关2 * Rns和* Rns也将合上，其将在单元电阻器2 * R禾Π * R的头端的节 点耦合到运算放大器220的反相输入端。在运算放大器220的反相输入端的电压是在相关 的电阻器2女R和* R的头端的电压的加权平均。运算放大器220生成必需的输出电 压以平衡在其两个输入端上的电压(将它们带至U。因此，运算放大器220生成克服由2 女Rnf和女Rnf引起的电压损耗的输出电压。再一次，这一配置提高了 DAC200的精度。图3是根据本发明的一个实施例的另一个二进制加权DAC300的电路图。DAC300可 包括一对运算放大器(op amp) 310,320和多个单元330. 1-330. N。W位宽的DAC300将有N =W个单元。参考电压Vhi和Vuj可被供给相应的运算放大器310和320的同相输入。每个 单元330. 1-330. N可包括两对开关控制的晶体管和电阻器340. 1-340. N。单元330. 1-330. N可通过耦合电阻器350. 1-350. N-I与输出端OUT耦合。第一单元330. 1可直接连接到输 出端，但单元N-I通过N-I个电阻器连接到OUT端。在这个结构中，单元电阻器340. 1-340. N具有耦合电阻350. 1-350. N-I的两倍电阻。图3还图示了本类型的二进制加权DAC结构 共用的终端电阻器。DAC300可生成具有由输入控制码确定的在Vhi和Vm之间某处的幅值 的模拟电压。因此，被激励时，每个单元330. 1-330. N可以与其二进制加权成反比的方式对 在OUT终端的电压递增性地起作用。图3示出了单元330. 1-330. N的配置。如图示的那样，每个单元330. 1-330. N的 晶体管以依据其相应的电阻值的方式进行标记。在本配置中，单元330. 1-330. N的施加开 关Rpf、Rnf可以有共用的电阻。但是，感测开关的电阻值可以如所示地以二进制加权的方 式设置。PMOS施加开关Rpf可以与第一运算放大器310的输出连接，NMOS施加开关Rnf可 以与第二运算放大器320的输出连接。来自每个单元330. 1-330. N的PMOS感测开关Rpf， 2*Rpf，…，2料* Rpf可以连接到第一运算放大器310的反相输入，每个单元330. 1-330. N的 NMOS感测开关Rnf，2*Rnf，..., 女Rnf可以连接到第二运算放大器320的反相输入。每个 单元330. 1-330. N的施加开关和感测开关可由相应的控制信号C1-Cn控制。在操作中，施加到每个单元的控制信号(比如施加到单元330. 1上的信号(^)引起 开关开合。这样，一个开关对(Rpf，Rps)或另一个开关对(Rnf，Rns)将响应于控制信号C1而 合上，另一个开关对将打开。合上开关对(比如Rpf和Rps)导致关联的运算放大器310通过 导电的施加开关(Rpf)与单元的电阻器340. 1耦合。这样，连接的运算放大器310通过单元 330. 1对DAC的输出电压起作用。在图3的配置中，每个单元的阻抗源于该单元的电阻器 340. 1和两个施加开关中被控制信号C1合上的一个(在本例中为Rpf)。来自连接的放大器 310的电流能够流经连接的施加开关Rpf，流经相关的单元电阻器340. 1并流到输出端OUT。对于其它单元330. 2-330. N,电流将流经相应的单元，进一步流经将该单元连接到OUT端的 任何耦合电阻器350. 1至350. N-I。该控制信号C1还合上关联的感测开关Rps或Rns。合上的感测开关将电阻器340. 1 的头端连接到相关的运算放大器310或320的输入端，其生成到运算放大器310或320的 反馈回路。二进制加权DAC300的操作与图2的加权DAC200的操作相似。被激励的单元 330. 1-330. N对在输出端OUT处的电压提供加权的作用。对PMOS施加开关被合上的那些单 元(例如单元1和3)，关联的感测开关也合上，其将在单元电阻340. 1和340. 3的头端的节 点耦合到运算放大器310的反相输入端。在运算放大器310的反相输入端的电压是在关联 的电阻器340. 1和340. 3的头端的电压的加权平均。权重对应于不同的施加开关的电压损 耗将对DAC的总线性的影响。运算放大器310生成必需的输出电压以平衡在其两个输入端 上的电压(将它们带至Vhi)。因此，运算放大器310生成克服由相应的单元的施加开关Rpf 引起的电压损耗的输出电压。如在前面的实施例所述，这一配置提高了 DAC300的精度。类似地，对NMOS施加开关被合上的那些单元(例如单元330. 2和330. N)，关联的 感测开关也合上，其将在单元电阻器340. 2和340. N的头端的节点耦合到运算放大器320 的反相端。在运算放大器320的反相输入端的电压是在相关的电阻器340. 2和340. N的头 端存在的电压的加权平均。运算放大器320生成必需的输出电压以平衡在其两个输入端上 的电压(将它们带至U。因此，运算放大器320生成克服由相应的单元330. 2和330. N的 施加开关引起的电压损耗的输出电压。再一次，这一配置提高了 DAC300的精度。图4是根据本发明的一个实施例的另一个DAC400的电路图。DAC400被组织成其 中称为“范围”的多个子电路中，每一个范围都包括相应的一对运算放大器410. 1/420. 1、 410. 2/420. 2和多个单元。尽管在图4中示出了两个范围，但DAC400可以如所期望地包括 额外的范围。在第一范围内的运算放大器410. 1、420. 1可以分别与运算放大器的同相输入 上的Vhi和Vuj电压耦合。其它范围的运算放大器(例如运算放大器410. 2,420. 2)的同相 输入可以与第一对运算放大器410. 1,420. 1的同相输入耦合。图4还示出了在该终端范围 中的终端电阻器。在操作中，每个运算放大器410. 1和420. 2将生成输出电压以平衡在其输入端的 输入电压。因此，运算放大器410. 1生成电压以将在其同相输入端上的电压带至Vhi，运算 放大器410. 2可以将这个电压用作其参考电压。类似地，运算放大器420. 1生成电压以将 在其同相输入端上的电压带至νω，运算放大器420. 2可以将这个电压用作其参考电压。这 一配置将Vhi和Vm扩展到DAC400中的所有的运算放大器。可替换地，运算放大器410. 1和420. 2的同相输入可以分别直接连接到Vhi和 U未示出)。连接所有运算放大器410. 1,420.2,410. 1，420. 2的同相输入可能会引入非 线性，然而，由于运算放大器的偏置效应，非线性应不会发生在图4所示的实施例中。每个单元430. 1-430. N可包括两个互补型(如PMOS和匪OS)的施加/感测开关 对和关联的电阻器2R。在每个范围中的PMOS施加开关可与相关联的第一运算放大器的 输出耦合，相关联的PMOS感测开关可与同一运算放大器的反相输入端耦合。例如，单元 430. 1-430. 5的PMOS施加开关被示为与运算放大器410. 1的输出耦合，单元430. 6-430. N 的PMOS施加开关被示为与运算放大器410. 2的输出耦合。每个单元的感测开关可与其关联施加开关所连接的运算放大器410. 1，410.2的反相输入端耦合。类似地，在每个范围中 的NMOS施加开关可与属于该范围的第二运算放大器420. 1或420. 2的输出耦合，在每个范 围中的NMOS感测开关可与属于该范围的运算放大器420. 1或420. 2的反相输入端耦合。在DAC400内使用多个范围允许电路设计师能在每个范围内重设晶体管电阻。如 图4所示，每个范围可以有至少一个单元430. 1(范围1)和430. 5 (范围2)，PMOS和NMOS 感测开关的基准电阻设为Rps和Rns。在每个范围中，作为二进制加权结构的一部分的单元 430. 4-430. 5和430. 7-430. 8可以有感测开关，该感测开关的电阻根据其相对的权重来设 置。在DAC400内的使用范围对例如16-20位DAC的高位宽电路DAC设计师是方便的。不 使用该范围，感测开关阻值将从基准电阻器R变化到(216_1) * R(32768*R)或(22°_1) * R(524，288*R)。因此，使用范围能够简化在DAC之内的施加开关的提供。如指出的，每个范围可包括多个单元，每个单元包括两个互补型的施加/感测开 关对。使用该范围，单元可作为二进制加权DAC集成，或以混合等权分割DAC和二进制加权 DAC的结构的混合配置集成。因此，范围1被例示为具有第一组等权单元430. 1-430. 3(示 出为单元0-3)和以二进制加权配置提供的第二组单元430. 4-430. 5 (单元4-K)。范围2被 例示为由纯二进制加权配置提供。可以使最高有效范围中的位数足够大，从而较低范围中使用的运算放大器的运算 放大器偏置电压减小足够大的程度，使得在较低范围内的运算放大器的偏置引起可以忽略 的INL误差。例如，如果在较高的范围内有9位，则在下一最高范围中使用的运算放大器 的运算放大器偏置电压将继续对输出中的INL误差起作用，但这一误差被减小了 29(除以 512)。使用这个技术，较小较便宜较低精度的运算放大器可以在对应于输入数字码中的较 低有效位的范围内使用。在较高范围中有对位的数量低敏感的INL误差，在于当更多的位 被添加到该范围中时，INL误差增加很小。将此与运算放大器偏置电压对INL的作用平衡， 可在一个实施例中发现，在较高范围中有9位是一个好的协调。由于分段式DAC结构耗费的区域，对于为分段式配置分配相对少的单元而将其余 单元分配给二进制加权配置是有益的。分段式配置可对应于输入数字字(input digital word)的相对小数目的位位置(bitposition)(比如从最高有效位位置开始的前3位)。这 种配置提供了在DAC作为集成电路制造时在操作精度和面积保留之间的适当的平衡。虽然与图1-3的实施例相比，图4的配置有变化，但操作的基本原理是相似的。每 个被激励的单元430. 1-430.N根据其权重对在输出端的电压OUT起作用。例如考虑范围1。 对于PMOS施加开关被合上的那些单元(例如单元430. 1和430. 5)，关联的感测开关Rps和 4*RPS也合上，将在单元电阻2R的头端的节点耦合到运算放大器410的反相输入端。在运算 放大器410的反相输入端的电压是在关联电阻2R的头端的电压的加权平均。运算放大器 410. 1生成必需的输出电压以平衡在其两个输入端上的电压(将它们带至Vhi)。因此，运算 放大器410. 1生成克服由被激励的单元430. 1、430. 5的施加开关Rpf引起的电压损耗的输 出电压。类似地，在第二范围中的合上的PMOS施加和感测开关在运算放大器410. 2的反相 输入给出一个电压，该电压是在与合上的PMOS开关关联的电阻器的头端的电压的加权平 均。运算放大器410. 2生成必需的输出电压以平衡在其两个输入端上的电压(将它们带至 Vhi)，这消除了在合上的PMOS施加开关两端的电压损耗。类似地，对于NMOS施加开关被合上的那些单元(例如单元430. 2-430. 4)，关联的感测开关Rns也合上，将在单元电阻器2R的头端的节点耦合到运算放大器420的反相输入 端。在运算放大器420的反相输入端的电压是在与合上的NMOS施加开关关联的电阻器的 头端的电压的加权平均。运算放大器420可生成必需的输出电压以平衡在其两个输入端上 的电压(将它们带至U。因此，运算放大器420生成克服由合上的NMOS施加开关引起的 电压损耗的输出电压。类似地，在第二范围中的合上的NMOS施加开关和感测开关在运算放 大器420. 2的反相输入端提供一个电压，该电压是在与合上的NMOS开关关联的电阻器的头 端的电压的加权平均。运算放大器420. 2生成必需的输出电压以平衡在其两个输入端上的 电压(将它们带至VM)，其消除了在合上的NMOS施加开关两端的电压损耗。如上所述，这 一配置提高了 DAC400的精度。如所论述的，上述结构缓和了与起因于开关电阻和器件不匹配的电压损耗有关的 许多问题。但是，在优选的实施例中，其它的实用步骤也可以是有益的 在对应于最高有效位的单元(带有最大权重的电阻和开关)中，可以将施加开关 的尺寸做得比感测开关的尺寸大数倍。对于开关的给定总面积，这减少了总的INL误差，并 降低了对在开关、电阻器和运算放大器之间的通路的寄生电阻的灵敏度。·在任何范围内的极限DAC数字码，一种类型的全部开关(比如PMOS开关)是有 源的，另一类型的开关都不是有源的。DAC可包括感测这一状态，以及闭合在与无源运算放 大器的施加和感测连接之间的附加的开关的电路。这样做完成了到无源运算放大器的反馈 回路，防止运算放大器不使用时饱和，所述饱和会在系统向另一较小极限码转换时引入恢 复延迟。·可在与每个运算放大器的施加和感测连接之间添加一个小电容。该电容可改善 在有很少的开关连接到一个运算放大器上且通过该少数量的开关的电阻大时的瞬态特性。·到每个开关的背栅连接可选择为使得有从栅极/漏极到背栅的在硅PN结两端的 小的负电压。这减小了特别是在当施加开关两端的电压降另外将稍微地正向偏压这个PN 结时的高温下的泄漏误差。·运算放大器可选择为具有低的输入偏置电流(Ib)。该输入偏置电流是前面的 DAC结构的INL误差的新的源，但可以通过使用带有MOS输入的运算放大器而使该源可忽略 不计。可替换地，被设计为使Ib最小化的双极输入运算放大器使这个误差可忽略不计。上述实施例已说明了两对互补型施加/感测开关的单元，一对是PMOS器件，第二 对是NMOS器件。这一配置可能在操作时是有益的，这是因为互补型器件固有响应于共同控 制信号的不同的导电性质。PMOS器件一般相对于其控制信号在高压下传导信号，NMOS器件 一般相对于其控制信号在低压下传导信号。本发明的原理并不是局限与此。有可能提供两 对公共器件类型的施加/感测开关，例如，两对都是PMOS或NMOS器件。在这种实施例中， 为了提供互补操作，一个施加/感测对可以通过反相器连接到控制信号上。这里具体图示和描述了本发明的几个实施例。但是，应当理解，本发明的更改和变 化由上述教示所覆盖并且在所附权利要求的范围之内，而没有脱离本发明的精神和预期的 保护范围。
权利要求
一种数模转换器(DAC)，包括一对运算放大器，每个运算放大器有与相应的源电压耦合的第一输入；和多个开关控制的单元，每个单元包括电阻器；第一施加/感测开关对，相互串联耦合且响应于控制信号的第一状态而导电，第一对开关的中间节点与电阻器耦合，第一对的施加开关与第一运算放大器的输出耦合，第一对的感测开关与第一运算放大器的第二输入耦合；第二施加/感测开关对，相互串联耦合且响应于控制信号的第二状态而导电，第二对开关的中间节点与第一对开关的中间节点耦合，第二对的施加开关与第二运算放大器的输出耦合，第二对的感测开关与第二运算放大器的第二输入耦合。
2.如权利要求1所述的数模转换器，其特征在于，在第一对中的感测开关有导电电阻，该电阻根据权重增减，感测开关的单元在被激励 时以该权重对DAC的输出电压起作用，和在第二对中的感测开关有导电电阻，该电阻根据权重增减，感测开关的单元在被激励 时以该权重对DAC的输出电压起作用。
3.如权利要求1所述的数模转换器，其特征在于，在操作中，多个第一施加/感测开关 对能够同时开关到第一运算放大器，多个第二施加/感测开关对能够同时开关到第二运算 放大器。
4.如权利要求1所述的数模转换器，其特征在于，DAC有分段式结构。
5.如权利要求4所述的数模转换器，其特征在于，所有单元的电阻器的电阻相互相等。
6.如权利要求4所述的数模转换器，其特征在于，第一对的感测开关的电阻与第一施 加开关的电阻相等，第二对的全部感测开关的电阻与第二施加开关的电阻相等。
7.如权利要求1所述的数模转换器，其特征在于，DAC有二进制加权R2R结构。
8.如权利要求1所述的数模转换器，其特征在于，第一对的感测开关的电阻根据开关的单元指定的二进制加权而递增，和 第二对的感测开关的电阻根据开关的单元指定的二进制加权而递增。
9.如权利要求7所述的数模转换器，其特征在于，所有单元的电阻器的电阻依据电阻 器的单元指定的二进制加权而递增。
10.如权利要求1所述的数模转换器，其特征在于，DAC有二进制加权R2R结构和分段 式结构的混合的结构。
11.如权利要求1所述的数模转换器，其特征在于，第一对开关是PMOS晶体管，第二对 开关是NMOS晶体管。
12.如权利要求1所述的数模转换器，其特征在于，还包括第二对运算放大器，每个运算放大器有与第一对运算放大器的相应一个的输入耦合的 第一输入；和第二多个开关控制的单元，每个单元包括 电阻器；第一施加/感测开关对，相互串联耦合且响应于控制信号的第一状态而导电，第一对 开关的中间节点与电阻器耦合，第一对的施加开关与第二对运算放大器的第一运算放大器的输出耦合，第一对的感测开关与第二对运算放大器的第一运算放大器的第二输入耦合；第二施加/感测开关对，相互串联耦合且响应于控制信号的第二状态而导电，第二对 开关的中间节点与第一对开关的中间节点耦合，第二对的施加开关与第二对运算放大器的 第二运算放大器的输出耦合，第二对的感测开关与第二对运算放大器的第二运算放大器的 第二输入耦合。
13.如权利要求12所述的数模转换器，其特征在于，第一对运算放大器和第二对运算放大器定义相应的范围，每个范围内的单元的选定的第一感测开关的电阻根据与单元被激励时对DAC的输出 电压的作用对应的二进制加权而递增，和每个范围内的单元的选定的第二感测开关的电阻根据与单元被激励时对DAC的输出 电压的作用对应的二进制加权而递增。
14.一种数模转换器(DAC)，包括多对运算放大器，每对运算放大器定义了 DAC的相应的范围； 用于每个范围的多个开关控制的单元，每个单元包括 电阻器；第一施加/感测开关对，相互串联耦合且响应相应的控制信号的第一状态而导电，第 一对开关的中间节点与电阻器耦合，第一对的施加开关与在相应的范围内的第一运算放大 器的输出耦合，第一对的感测开关与在相应的范围内的第一运算放大器的第二输入耦合；第二施加/感测开关对，相互串联耦合且响应于控制信号的第二状态而导电，第二对 开关的中间节点与第一对开关的中间节点耦合，第二对的施加开关与在相应的范围内的第 二运算放大器的输出耦合，第二对的感测开关与在相应的范围内的第二运算放大器的第二 输入耦合。
15.如权利要求14所述的数模转换器，其特征在于，对于至少一个范围内的所有单元 第一感测开关的电阻根据与单元被激励时对DAC的输出电压的相应作用对应的二进制加权而递增，和第二感测开关的电阻根据与单元被激励时对DAC的输出电压的相应作用对应的二进 制加权而递增。
16.如权利要求14所述的数模转换器，其特征在于，对于至少一个范围内的选定单元 第一感测开关的电阻根据与单元被激励时对DAC的输出电压的相应作用对应的二进制加权而递增，和第二感测开关的电阻根据与单元被激励时对DAC的输出电压的相应作用对应的二进 制加权而递增。
17.如权利要求15所述的数模转换器，其特征在于，第一感测开关的基准电阻和第二 感测开关的基准电阻在每个范围中重设。
全文摘要
本发明涉及具有克服开关损耗的电路结构的数模转换器。其中公开了一种数模转换器(DAC)，包括一对运算放大器，每个运算放大器有与相应的源电压耦合的第一输入；和多个开关控制的单元，每个单元包括电阻器；第一施加/感测开关对，相互串联耦合且响应于控制信号的第一状态而导电，第一对开关的中间节点与电阻器耦合，第一对的施加开关与第一运算放大器的输出耦合，第一对的感测开关与第一运算放大器的第二输入耦合；第二施加/感测开关对，相互串联耦合且响应于控制信号的第二状态而导电，第二对开关的中间节点与第一对开关的中间节点耦合，第二对的施加开关与第二运算放大器的输出耦合，第二对的感测开关与第二运算放大器的第二输入耦合。
文档编号H03M1/66GK101924559SQ200910164430
公开日2010年12月22日 申请日期2009年8月3日 优先权日2009年6月12日
发明者R·迈克拉克兰 申请人:阿纳洛格装置公司