专利名称：模-数转换器的制作方法
技术领域：
本说明书大体上涉及电路。
背景技术：
模-数转换器(ADC)将模拟输入信号转换成数字值。 一些常见的ADC包含快闪 ADC、逐次逼近ADC和管线ADC。在一些ADC系统中，模拟输入信号在被转换成数 字值之前由可编程增益放大器(PGA)放大。PGA增加了那些ADC系统的大小。此夕卜， PGA增加了那些ADC系统中的功率消耗。
发明内容
ADC可以放大器配置或转换器配置操作。在放大器配置中，ADC在至少一个时钟 周期期间接收输入电压并使所述输入电压缩放一因子。在转换器配置中，ADC使用经縮 放的输入电压来确定对应于所述输入电压的数字值。
本说明书中所描述的标的物的特定实施例可经实施以实现以下优点中的一者或一 者以上(i) ADC系统可在无PGA的情况下实施，从而节约面积并减少功率消耗；(ii) ADC可以放大器配置操作且放大输入信号；以及(iii) ADC可以转换器配置操作以将 模拟输入信号转换为数字值。放大有用于例如使输入信号的信噪比升高，或使模拟输入 信号升高使得其更接近于参考电压，从而允许使用ADC的全范围。
附图和下文的描述中陈述本说明书中所描述的标的物的一个或一个以上实施例的 细节。所述标的物的其它特征、方面和优点将从描述内容、图式和权利要求书变得明显。
图1是实例ADC系统的概念性框图。
图2是实例管线式ADC系统的示意图。
图3说明图2的管线式ADC系统的时序和电压电平的图。
各个图中的相同参考符号指示相同元件。
具体实施例方式
实例ADC概述
图1是实例模-数转换器(ADC)系统100的概念性框图。在一些实施方案中，ADC
4系统100可包含第一取样和保持(S/H)电路102、粗略ADC 104、数字电路106、数-模转换器108、组合电路IIO、放大器112和第二 S/H电路114。
ADC系统100可独立，或其可为一系列级中的一个级。举例来说，ADC系统100 可为管线ADC的一个级。管线ADC通常具有一系列由S/H电路分离的级。ADC管线 中的第一级对模拟输入电压Vi。的最近样本进行操作，而稍后的级对模拟残余电压Vres 进行操作，如参看图2所述。在图1的实例配置中，模拟残余电压V^被输入到第二 S/H 电路U4，其可为ADC管线的第二级的输入。
在一些实施方案中，ADC系统100可使用(例如)开关118以放大器配置或转换器 配置而配置。当ADC系统IOO处于转换器配置时，开关118将第一 S/H电路102耦合 到粗略ADC104，且ADC系统IOO将模拟输入电压V,n的样本转换成可存储在(例如) 数字电路106的寄存器/编码器122中的数字值。当ADC系统100处于放大器配置时， 开关118将接地节点116耦合到粗略ADC 104 (以旁路粗略ADC 104)，且放大器112 使模拟输入电压Vm放大(例如，乘以因子二)。
在一些实施方案中，数字控制信号120指令DAC 108输出与输入到DAC 108的数 字值无关的接地信号。在放大器配置中，ADC系统IOO经配置以使得组合电路110输出 S/H电路102的所保持样本VSH1，其由放大器112放大。
实例ADC结构
第一 S/H电路102对模拟输入电压V,n进行取样，且提供电压样本VsH，。在一些实 施方案中，S/H电路102包含一个或一个以上电容器，其可经配置以保持所取样的电压 VSH1，使得其可被粗略ADC 104转换为数字值，如参看图2所述。
粗略ADC 104的分辨率可低于ADC系统100的分辨率，且因此产生与ADC系统 IOO所产生的数字值相比包括较少的位或具有较小精度的数字值。举例来说，如果ADC 系统IOO提供8位数字值，那么粗略ADC 104可提供2位数字值或分辨8位数字值中的 1位。在一些实施方案中，粗略ADC 104为快闪ADC。在其它实施方案中，粗略ADC 104 包含一个或一个以上比较器，其经配置以用于将输入电压与参考电压进行比较。在进一 步实施方案中，粗略ADC 104为另一类型的ADC，例如逐次逼近ADC或管线ADC。
粗略ADC 104的输出耦合到数字电路106。数字电路106可包含(例如)寄存器， 或编码器和寄存器122。在一些实施方案中，粗略ADC104包括 一个或一个以上比较 器，其将其输入(例如所保持的样本电压VSH1)与参考电压进行比较；以及数字电路 106，其基于所述比较而确定ADC系统100的输出数字值的一个或一个以上位。
数字电路106可保持输出数字值(例如，保持在寄存器122中)。数字电路106可包含使用数字值的逻辑，或数字电路106可包含微处理器，或数字电路106可耦合到使 用所述数字值的微处理器。在一些实施方案中，数字电路106执行误差校正。
在-一些实施方案中，提供粗略ADC 104的输出(数字值)作为对DAC 108的输入。 DAC 108可与粗略ADC 104具有相同分辨率或不同分辨率。DAC 108的各种实施方案 (包含各种分辨率或配置)是可能的。
DAC 108的输出VDAc耦合到组合电路110。 S/H电路102也耦合到组合电路110。 组合电路IIO可经配置以计算输入信号的总和或差。举例来说，组合电路110的输出可 为Vs出与VoAC之间的总和或差，或Vres = A(VSH1-VDAC)，其中A为放大器112所提 供的增益。
组合电路110的输出耦合到放大器112。放大器112可为(例如)运算放大器，其 使其输入縮放一增益因子(例如，增益因子二)。 一般来说，可基于ADC系统IOO的分 辨率来选择增益因子。放大器U2输出残余电压Vres，其可耦合到第二 S/H电路114。 在 一些实施方案中，第二 S/H电路114可耦合到ADC管线的另一级。举例来说，所述 另一级可包含另一粗略ADC、 DAC和组合电路。在其它实施方案中，第二 S/H电路114 可耦合到粗略ADC 104，且数字控制信号(例如，时钟信号)确定粗略ADC 104是使 用第一 S/H电路102的所保持样本VSH1还是使用第二 S/H电路114的所保持样本VSH2。 各种其它配置是可能的。ADC系统IOO是有利的，因为系统100将模-数转换任务分成 若干连续的级，即取样和保持级、接着是一个或一个以上管线级。参看图1，第一 S/H 电路102对模拟输入电压Vm进行取样和保持。第一S/H电路102之后是第一管线级， 其在此实例中包含粗略ADC 104、数字电路106、 DAC 108、组合电路110和放大器112。 管线式级在所述级的输入处产生模拟保持电压Vsm的数字值(估计)。在由粗略ADC 104 计算出数字值之后，将数字值转换回模拟波形VDAC，且从在第一管线式级的输入处所接 收到的模拟保持信号VSH1中减去。减法的结果被称为残余电压。残余电压V^在保持阶 段中(例如，持续一个或一个以上时钟周期)由放大器U2放大，且通过第二S/H电路 114供应到管线级，以便以相同的方式被取样和转换。
放大器配置中的实例ADC操作
当ADC系统100处于放大器配置(开关108连接到接地116)时，组合电路110输 出第一 S/H电路102的所保持样本VSH1，且放大器U2放大所述样本。举例来说，在 ADC系统IOO保持模拟输入电压Vin，且放大器112使所保持电压Vsw缩放增益因子的 情况下，残余电压V^具有模拟输入电压V,n的被縮放了放大器112的增益因子的量值。 通过将残余电压V^耦合到另一级(例如，经由第二 S/H电路114)或将Vres再循环回到组合电路110，所述缩放可重复。举例来说，如果放大器112的增益因子为"A"，且 縮放被重复"x"次，那么ADC系统100可使模拟输入电压Vin缩放或放大Ax。 转换器配置中的实例ADC操作
当ADC系统100处于转换器配置(开关118连接到S/H电路102的输出)时，第 一S/H 102所保持的样本Vsm被粗略ADC 104转换为粗略数字值。DAC 108将粗略数 字值转换为模拟电压VDAC。组合电路110将DAC 108的输出Vdac与第一 S/H电路102 所保持的样本电压Vsm进行组合。放大器U2放大组合电路110的输出，以产生经放大 的残余电压V^。在一些实施方案中，V^被传递到管线式ADC中的另一级。在其它实 施方案中，V^被再循环经过粗略ADC 104、 DAC 108、组合电路110和放大器112。
实例电路实施方案
图2是实例ADC系统200的示意图。实例ADC系统200与ADC系统100具有类 似结构，但包含两个1.5位管线级202和204，且使用冗余符号解码，而不是ADC系统 IOO的单个级。1.5位管线级产生数字值的l个位。 一般来说，1.5位管线级使用两个模 拟比较电平，且数字误差校正可用于消除冗余。
在此实例配置中，级202和204分别包含电容器218、 220以及222和224。电容器 218和220可执行级202的取样和保持功能，且电容器222和224可针对级204执行取 样和保持功能。级202和204还包含比较器电路206和208。在此实例配置中，比较器 电路206和208每一者包含1.5位ADC和1.5位DAC。在比较器电路208中，1.5位 ADC和1.5位DAC每一者耦合到两位总线207。两位总线207可耦合到数字电路(未 图示)。在一些实施方案中，数字电路(例如，数字电路106)执行误差校正，且向微处 理器(未图示)提供数字输出。在一些实施方案中，比较器电路206可与比较器电路208 耦合到同一两位总线207或耦合到不同的两位总线209。
ADC系统200可包含运算放大器(op-amp) 210，其以与图1的放大器112类似的 方式起作用，包含执行模拟乘法。在一些实施方案中，运算放大器210输出等于其输入 的两倍的电压，从而使模拟输入电压Vm縮放增益因子二。运算放大器210输出残余电 压Vres。
在一些实施方案中，运算放大器210的输出Vres可通过开关232和230耦合到电容 器218和220。开关232根据控制信号"反馈2"或"F2"而操作。开关230根据控制 信号"反馈1"或"F1"而操作。 一般来说，数字电路(例如，数字电路106)或微处 理器提供控制信号Fl和F2，且反相器或另一逻辑装置可提供其补数万和巧。因此， Vw可由级202中的电容器218和220取样和保持。
7运算放大器210的输出Vres还通过开关234和236耦合到电容器222和224。开关 234根据控制信号巧(F2的补数)而操作，使得当开关232断开时，开关234闭合， 且当开关232闭合时，开关234断开。类似地，开关236根据控制信号71 (Fl的补数) 而操作，使得当开关230闭合时，开关236断开。因此，Vw可由级204中的电容器222 和224取样和保持。
运算放大器210的输出Vres可进一步通过开关240和238耦合到比较器电路206和 208。开关240根据控制信号F2而操作(断开或闭合)，且开关238根据控制信号巧而 操作。
开关242将比较器电路208耦合到电容器224。开关242根据控制信号F2而操作。 类似地，开关244将比较器电路比较器电路206耦合到电容器218。开关244根据控制 信号巧而操作。
ADC系统200可包含开关212和214。当开关212和214耦合到接地节点时，ADC 系统200以放大器配置操作。当开关212和214分别耦合到比较器电路208和206的1.5 位DAC时，ADC系统200以转换器配置操作，如参看图1所述。
实例电路操作
ADC系统200将模拟输入信号(例如ViJ转换成可存储在数字电路的寄存器(例 如，数字电路106的寄存器122)中的数字值。ADC系统200可首先以放大器配置操作， 且放大输入样本(例如VsH。。接着ADC系统200以转换器配置操作，且将经放大的输 入样本转换成数字值。
为了将ADC系统200配置为放大器配置，可将开关212和214耦合到接地节点。 接着，可根据数字电路(例如，数字电路106)所提供的控制信号"S"将开关226和 228闭合。当控制信号Fl降低(见图3)时，开关230断开、开关236闭合，电容器218 和220对级202中的输入电压Vm进行取样和保持，且开关226和228断开。
当时钟信号降低(见图3)时，开关246闭合。控制信号Fl升高，且开关230闭合， 且开关236断开。运算放大器210执行乘以二，且产生残余电压Vres。 一般来说，可如 下计算Vres:
<formula>formula see original document page 8</formula>
在1中，五(^"是有限DC/增益引起的增益误差，且Cw^是电容器218、 220、 22、 224之间的电容器失配。使用电容器微调和高增益运算放大器会使所得误差减到最可在电容器222和224处对残余电压Vres进行取样。通过使开关248闭合，运算放 大器210可在另一时钟周期期间再次执行其乘以二。可重复所述乘法以实现所要等级的 放大，如图3中展示为5个迭代。
冗余符号解码可减少必需的电路元件的数目。举例来说，在所示的实例配置中，运 算放大器210耦合到第一取样和保持电路(由电容器222、 224形成)和第二取样和保 持电路(由电容器218、 220形成)，使得在第一时钟相位(导致开关248闭合且开关246 断开)期间，运算放大器210经历保持在第一取样和保持电路中的电压，且在第二时钟 相位(导致开关248断开且开关246闭合)期间，运算放大器210经历保持在第二取样 和保持电路中的电压。
当所要放大实现时，开关212和214分别耦合到比较器电路208和206的1.5位DAC。 这将ADC系统200置于转换器配置中。在一个或一个以上时钟周期期间，运算放大器 210的输出V^耦合到比较器电路208 (通过开关234、 236)。在其它时钟循环期间，运 算放大器210的输出V^耦合到比较器电路206 (通过开关230)。
在一些实施方案中，当ADC系统200处于转换器配置时，其通常具有以下转移函
数
在2中，Vw是1.5位DAC中所使用的参考电压，且Vm是模拟输入信号。 实例时序图
图3是实例ADC (例如，ADC系统200)的时序图。图3展示位于水平时线上方 的若干数字信号302和两个模拟电压电平304。图3展示ADC首先将输入样本(例如 VSH1)放大且接着将输入样本转换成数字值的实例。
数字信号302中的一些是控制信号，包含时钟信号CK;用以激活ADC的信号 Co"v"t;确定ADC是处于放大器模式还是处于转换模式的信号Mm//*/"用以断开取 样开关的信号S;第一反馈控制信号F1;以及第二反馈控制信号F2。数字信号302中 的一些是输出数字值，包含最低有效位LSB;以及最高有效位MSB。模拟电压电平304 包含模拟输入信号的电压V,n，以及残余电压(例如，运算放大器210的输出)Vres。
现在参考图2参看图3，在时间h处，控制信号Co"veW和Mw/f/p/y升高。当Mw//*/y
9升高时，ADC处于放大器配置。在Cornet和MM/^7/y为高的时钟周期期间，ADC使输入样本乘以二。在时间t2处，控制信号Mw/f!》fy下降。当Mw/《^/;;下降时，ADC处于转
换器配置。
在时间t,与t2之间，ADC使输入样本与二相乘五次，如由t,与t2之间的Vw中的
五个电压步长指示)。表示模拟电压电平304中的V^的实线示范每次相乘的结果。
在时间t2之后，ADC将所得V^转换成数字值。数字值由数字信号LSB和MSB(假定两位数字值)表示，其可存储在数字电路(例如，图1的数字电路106中的寄存器122)中。LSB指代表示数字值的最低有效位的数字信号(例如，0或1)，且MSB指代表示数字值的最高有效位的数字信号(0或1)。
已描述了本发明的若干实施方案。尽管如此，将理解，可在不脱离本发明的精神和范围的情况下作出各种修改。举例来说，尽管已依据单端电路展示并描述了本发明的实施方案，但所属领域的技术人员将认识到，还可使用差分电路。举例来说，可用差分放大器以及用以携载差分信号的额外布线代替图2中的运算放大器210。因此，其它实施方案在所附权利要求书的范围内，每一权利要求可为单独的实施例，且不同权利要求的组合可为多个单独实施例。
权利要求
1.一种模-数转换器(ADC)，其包括可以放大器配置或转换器配置操作的电路，其中在所述放大器配置中，所述ADC在至少一个时钟周期期间接收输入电压并使所述输入电压缩放一因子；且在所述转换器配置中，所述ADC使用所述经缩放的输入电压来确定对应于所述输入电压的数字值。
2. 根据权利要求1所述的ADC，其中所述电路包括第一取样和保持电路，其可操作以对所述输入电压进行取样；粗略ADC，其耦合到所述第一取样和保持电路，且可操作以将所述所取样的输入电压转换为中间数字值，其中所述粗略ADC具有比所述ADC低的分辨率； 数-模转换器(DAC)，其耦合到所述粗略ADC，且可操作以将所述中间数字值转换为中间模拟值；放大器，其耦合到所述第一取样和保持电路，其中所述放大器可操作以使所述所 取样的输入电压乘以所述因子；以及组合电路，其耦合到所述放大器，其中所述组合电路可操作以将所述经相乘的所 取样输入电压与所述中间模拟值进行组合以输出残余电压。
3. 根据权利要求2所述的ADC，其中由所述组合电路输出的所述残余电压耦合到第二取样和保持电路；且 所述第二取样和保持电路耦合到所述放大器或所述组合电路。
4. 根据权利要求3所述的ADC，其中在所述放大器配置中所述DAC、所述粗略ADC以及所述组合电路中的至少一者耦合到接地节点，使 得所述组合电路所经历的所述中间模拟电压为接地。
5. 根据权利要求3所述的ADC，其中在所述转换器配置中所述第二取样和保持电路耦合到所述粗略ADC。
6. 根据权利要求2所述的ADC，其中所述第一取样和保持电路包括一个或一个以上电容器； 所述放大器包括运算放大器；且 所述组合电路为加法或减法电路。
7. 根据权利要求2所述的ADC，其中所述粗略ADC包括一个或一个以上比较器，其耦合到参考电压和数字电路，其中所述比较器将所述参考电压与所述所取样的输入电压进行比较。
8. 根据权利要求7所述的ADC，其中所述数字电路为编码器。
9. 根据权利要求1所述的ADC，其中所述电路包括-管线级，其包括一个或一个以上数-模转换器(DAC);以及放大器，其耦合到第一取样和保持电路以及第二取样和保持电路，使得在第一时 钟相位期间，所述放大器经历保持在所述第一取样和保持电路中的电压，且在第二 时钟相位期间，所述放大器经历保持在所述第二取样和保持电路中的电压。
10. 根据权利要求9所述的ADC，其中在所述放大器配置中，所述DAC被绕过。
全文摘要
本发明提供一种模-数转换器(ADC)，其可以放大器配置或转换器配置操作。在所述放大器配置中，所述ADC在至少一个时钟周期期间接收输入电压并使所述输入电压缩放一因子。在所述转换器配置中，所述ADC使用所述经缩放的输入电压来确定对应于所述输入电压的数字值。
文档编号H03M1/12GK101674084SQ20091017370
公开日2010年3月17日 申请日期2009年9月9日 优先权日2008年9月9日
发明者特龙·耶勒·彼得森 申请人:爱特梅尔公司