专利名称：一种fir滤波器的实现结构的制作方法
技术领域：
本发明涉及通信技术领域，尤其涉及一种HR滤波器的实现结构。
技术背景
一般而言，FIR滤波器的算法原理总可以表示为
权利要求
1.一种发送FIR滤波器的实现结构，其特征在于，包括第一多路选择器、若干个寄存 器、输入控制模块、模四计数器、数据选通生成矩阵模块、若干个乘法器、寄存器组、第二多 路选择器、若干个加法器组成的加法器树；其中，所述第一多路选择器，用于选择输入数据并将所述输入数据提供给寄存器； 所述寄存器，用于存储输入数据；所述输入控制模块，用于在所述模四计数器的控制下，控制所述寄存器中存储的数据 每四个时钟节拍移位更新一次；所述模四计数器，用于控制所述数据选通生成矩阵模块在不同的时钟节拍选取不同的 寄存器和滤波参数，并通过所述乘法器进行乘法运算；所述寄存器组，用于存储所述乘法器的运算结果，并将所述运算结果通过第二多路选 择器提供给所述加法器作为输入；所述第二多路选择器，用于在所述模四计数器的控制下，将不同时钟节拍的所述乘法 器的输出结果送到所述加法器作为输入，由所述加法器进行加法计算并输出最终结果。
2.根据权利要求1所述的发送HR滤波器的实现结构，其特征在于，所述寄存器的个数 为17个；所述加法器树为4级15个加法器；所述乘法器的个数为13个，其中，每一时钟节 拍中未用到的乘法器用于计算下一个时钟节拍中未计算过的数据或者轮空空闲。
3.根据权利要求1所述的发送HR滤波器的实现结构，其特征在于，所述模四计数器在 时钟节拍的控制中，通过随路数据传输结束标志和随路数据有效标志控制滤波器内部流水 线的暂停和恢复。
4.一种发送FIR滤波器的实现结构，其特征在于，包括第一多路选择器、若干个寄存 器、输入控制模块、模四计数器、数据选通生成矩阵模块、若干个乘法器、第二多路选择器、 若干个加法器组成的加法器树；其中，所述第一多路选择器，用于选择输入数据并将所述输入数据提供给寄存器； 所述寄存器，用于存储输入数据；所述输入控制模块，用于在所述模四计数器的控制下，控制所述寄存器中存储的数据 每四个时钟节拍移位更新一次；所述模四计数器，用于控制所述数据选通生成矩阵模块在不同的时钟节拍选取不同的 寄存器和滤波参数，并通过所述乘法器进行乘法运算；所述第二多路选择器，用于在所述模四计数器的控制下，将不同时钟节拍的所述乘法 器的输出结果送到所述加法器作为输入，由所述加法器进行加法计算并输出最终结果。
5.根据权利要求4所述的发送HR滤波器的实现结构，其特征在于，所述寄存器的个数 为17个；所述加法器树为4级15个加法器；所述乘法器的个数为16个，其中，每一时钟节 拍中未用到的乘法器轮空空闲。
6.根据权利要求4所述的发送HR滤波器的实现结构，其特征在于，所述模四计数器在 时钟节拍的控制中，通过随路数据传输结束标志和随路数据有效标志控制滤波器内部流水 线的暂停和恢复。
7.一种接收HR滤波器的实现结构，其特征在于，包括第一多路选择器、若干个寄存 器、输入控制模块、模四计数器、数据选通生成矩阵模块、所干个乘法器、第二多路选择器、 若干个加法器组成的加法器树；其中，所述第一多路选择器，用于选择输入数据并将所述输入数据提供给寄存器； 所述寄存器，用于存储输入数据；所述输入控制模块，用于在所述模四计数器的控制下，控制所述寄存器中存储的数据 每四个时钟节拍移位更新一次；所述模四计数器，用于控制所述数据选通生成矩阵模块在不同的时钟节拍选取不同的 寄存器和滤波参数，并通过所述乘法器进行乘法运算；所述第二多路选择器，用于在所述模四计数器的控制下，将不同时钟节拍的所述乘法 器的输出结果送到所述加法器作为输入，由所述加法器用四个时钟节拍分四步计算全部时 钟节拍的累加结果，并输出最终结果。
8.根据权利要求7所述的接收HR滤波器的实现结构，其特征在于，所述寄存器的个数 为65个；所述加法器树为4级15个加法器；所述乘法器的个数为9个，其中，每一时钟节拍 中未用到的乘法器轮空空闲。
9.根据权利要求7所述的接收HR滤波器的实现结构，其特征在于，所述模四计数器在 时钟节拍的控制中，通过随路数据传输结束标志和随路数据有效标志控制滤波器内部流水 线的暂停和恢复。
全文摘要
本发明公开了FIR滤波器的实现结构，包括第一多路选择器用于选择输入数据并将输入数据提供给寄存器；寄存器用于存储输入数据；输入控制模块用于在模四计数器的控制下，控制寄存器中存储的数据每四个时钟节拍移位更新一次；模四计数器用于控制数据选通生成矩阵模块在不同的时钟节拍选取不同的寄存器和滤波参数，并通过乘法器进行乘法运算；寄存器组用于存储乘法器的运算结果，并将运算结果通过第二多路选择器提供给加法器作为输入；第二多路选择器用于在模四计数器的控制下，将不同时钟节拍的乘法器的输出结果送到加法器作为输入，由加法器进行加法计算并输出最终结果。本发明能够大幅度减少元器件的个数，降低实现成本；同时能够灵活可靠的自动适配不同数据码率。
文档编号H03H17/02GK102035502SQ20091019688
公开日2011年4月27日 申请日期2009年9月28日 优先权日2009年9月28日
发明者吴亚军, 山珊, 王乃博, 金小龙 申请人:联芯科技有限公司