专利名称：防止闩锁的电路和方法
技术领域：
本发明涉及集成电路设计，特别涉及一种防止闩锁(Latch-UP)的电路和方法。
背景技术：
闩锁效应，又称寄生可控硅整流器(SCR，Silicon Controlled Rectifier)效应 或寄生PNPN效应。在整体硅的CMOS晶体管下，不同极性掺杂的区域间都会构成PN结， 而两个靠近的反方向的PN结就构成了一个双极结型晶体三极管(BJT，Bipolar Junction Transistor)。因此，CMOS晶体管的下面会构成多个三极管，这些三极管自身就可能构成一 个电路，这就是MOS晶体管的寄生三极管效应。如果电路偶尔出现了能够使三极管导通的 条件，例如过压、大电流、电离辐射(ionizing radiation)等，这个寄生电路就会极大的影 响电路的正常运作，使包含有CMOS器件的核心电路(core circuit)承受比正常工作大得 多的电流，可能会使电路迅速的烧毁。闩锁状态下，在电源(VDD)与地(GND或VSS)之间形 成短路，造成瞬间大电流和电压瞬间降低。闩锁效应在大线宽的工艺上作用并不明显，而线宽越小，寄生三极管的反应电压 越低，闩锁效应的影响就越明显。因此，与大尺寸集成电路相比，现今采用深亚微米制造工 艺制造的CMOS集成电路更容易受到闩锁效应的影响而损坏。现有技术中，一种版图级(Layout)的防止闩锁的方法如图1所示，在PMOS晶体管 和NMOS晶体管间加P+保护环(guard-rings) Gll和N+保护环G12，这种方法会增加阱接触 (well contacts)，并且增大PMOS晶体管和NMOS晶体管间的布局面积。还有一种工艺级的 防止闩锁的方法如图2，采用绝缘体上硅(S0I，Silicon on Insulator)技术，其是在硅衬 底Sl和器件层Ll之间引入一层埋氧化层(Buried 0Xide)Bl，这种方法会增加工艺的复杂 度。
发明内容
本发明解决的问题是提供一种防止闩锁的电路和方法，以防止CMOS集成电路受 到闩锁效应的影响而损坏。为解决上述问题，本发明实施方式提供一种防止闩锁的电路，包括电流检测单 元，检测第一电源和第二电源之间的电流；开关单元，由所述电流检测单元控制，在所述电 流检测单元检测到的电流超过预定电流时，关闭所述第一电源和/或第二电源至核心电路 的通路。为解决上述问题，本发明实施方式还提供一种防止闩锁的方法，包括检测第一电 源和第二电源之间的电流；在所述检测到的电流超过预定电流时，关闭所述第一电源和/ 或第二电源至核心电路的通路。上述技术方案提供了一种电路级的防止闩锁的方法，在检测到电源间产生大电流 时关闭电源至CMOS集成电路(核心电路)的通路，以此切断CMOS集成电路的电流路径，这 样大电流就不会流入CMOS集成电路，从而防止了 CMOS集成电路受到闩锁效应引起的大电流影响而损坏。与现有的版图级的防止闩锁的方法相比，上述技术方案的电路结构简单，占据的 布局面积较小，同时也不会增加阱接触；与现有的工艺级的防止闩锁的方法相比，上述技术 方案也不会增加工艺的复杂度。
图1是现有的一种布局级防止闩锁的结构示意图；图2是现有的一种工艺级防止闩锁的结构示意图；图3是本发明防止闩锁的电路的一种实施方式示意图；图4是本发明防止闩锁的电路的另一种实施方式示意图；图5是本发明防止闩锁的电路的又一种实施方式示意图；图6是本发明防止闩锁的电路的一个实施例示意图；图7是本发明防止闩锁的电路的放电单元的一个实施例示意图；图8是本发明防止闩锁的电路的放电单元的另一个实施例示意图；图9是本发明防止闩锁的电路的另一个实施例示意图。
具体实施例方式本发明实施方式提供了一种电路级的防止闩锁的方法，在检测到电源间产生大电 流时关闭电源至核心电路的通路，以此切断电源对核心电路的供电路径，这样大电流就不 会流入核心电路，从而防止了因闩锁效应引起的大电流对核心电路的影响，避免核心电路 的器件受到损坏。本发明实施方式的防止闩锁的电路包括电流检测单元，检测第一电源和第二电 源之间的电流；开关单元，由所述电流检测单元控制，在所述电流检测单元检测到的电流超 过预定电流时，关闭所述第一电源和/或第二电源至核心电路的通路。
所述核心电路为CMOS集成电路，其连接在第一电源和第二电源之间，由第一电源 和第二电源提供工作的电压。电流检测单元检测第一电源和第二电源之间的电流可以是检 测第一电源和核心电路之间的电流，也可以是检测第二电源和核心电路之间的电流。所述 预定电流根据实际情况而确定，通常可以大于核心电路正常工作时的瞬态最大电流，例如， 为核心电路正常工作时的瞬态最大电流的10倍。以第一电源为提供核心电路工作电压(VDD)的电源，第二电源为接地(GND)的电 源为例，本发明防止闩锁的电路的一种实施方式如图3所示，包括电流检测单元11和开关 单元21，其中，电流检测单元11检测第一电源VDD和核心电路10之间的电流，开关单元21 在电流检测单元11检测到的电流超过预定电流时，关闭第一电源VDD至核心电路10的通路。当核心电路10的寄生SCR被触发(或者说，MOS晶体管的寄生三极管导通)，第一 电源VDD和第二电源GND之间产生大电流(超过预定电流)，其会从第一电源VDD经过核心 电路10流向第二电源GND，电流检测单元11检测到此大电流时产生的控制信号CTl会触发 开关单元21关闭第一电源VDD至核心电路10的通路，大电流在核心电路10的流通路径被 切断，这样就防止了因闩锁效应引起的大电流对核心电路造成的影响甚至损坏。
本实施方式防止闩锁的电路还可以包括放电单元31，连接在第一电源VDD和第二 电源GND之间，在第一电源VDD和第二电源GND之间的电流超过预定电流时进行放电。放 电单元31在第一电源VDD和第二电源GND之间有大电流产生时可以有效地将大电流从第 一电源VDD (高电压源)导引至第二电源GND (低电压源)，以快速地旁路因闩锁效应引起的 大电流。在大电流产生，开关单元21关闭第一电源VDD至核心电路10的通路前，放电单元 31可以分流一部分大电流，这样可以保护核心电路10不受大电流的冲击而损坏。另外，当 有静电放电现象发生时，放电单元31可以迅速导通，在第一电源VDD和第二电源GND之间 形成一个放电通路，进而可以进一步为其他核心电路提供静电保护，使其免受静电放电脉 冲的冲击。本实施方式中，开关单元21在电流检测单元11检测到的电流未超过预定电流时， 开启第一电源VDD至核心电路10的通路。例如，在第一电源VDD和第二电源GND之间的电 流恢复到正常状态时，电流检测单元21产生的控制信号会触发开关单元21开启第一电源 VDD至核心电路10的通路，使核心电路10恢复到正常工作状态。在其他实施方式中，当第 一电源VDD和第二电源GND之间的电流恢复到正常状态时，开关单元21也可以由其他具有 上述相同功能的电路触发，以开启第一电源VDD至核心电路10的通路。本发明防止闩锁的电路的另一种实施方式如图4所示，包括电流检测单元12和开 关单元22。与图3所示电路不同，本实施方式的电流检测单元12检测的是核心电路10和 第二电源GND之间的电流，开关单元22在电流检测单元12检测到的电流超过预定电流时， 关闭核心电路10至第二电源GND的通路。另外，开关单元22在电流检测单元12检测到的 电流未超过预定电流时，开启核心电路10至第二电源GND的通路。当核心电路10的寄生SCR被触发(或者说，MOS晶体管的寄生三极管导通)，第一 电源VDD和第二电源GND之间产生大电流(超过预定电流)，其会从第一电源VDD经过核心 电路10流向第二电源GND，电流检测单元12检测到此大电流时产生的控制信号CT2会触发 开关单元22关闭核心电路10至第二电源GND的通路，大电流在核心电路10的流通路径被 切断，这样就防止了因闩锁效应引起的大电流对核心电路造成的影响甚至损坏。本发明防止闩锁的电路的又一种实施方式如图5所示，包括电流检测单元13、第 一开关单元23和第二开关单元M。电流检测单元13可以包括图3所示的电流检测单元 11和图4所示的电流检测单元12，对应地，第一开关单元23可以与图3所示的开关单元21 相同，第二开关单元M可以与图4所示的开关单元22相同。另外，在其他实施方式中，电流检测单元也可以与图3所示的电流检测单元11相 同，对应地，连接在第一电源VDD和核心电路10之间的第一开关单元由电流检测单元11输 出的控制信号CTl控制，连接在第二电源GND和核心电路10之间的第二开关单元由电流检 测单元11输出的控制信号CTl的反相信号控制；或者电流检测单元13与图4所示的电流 检测单元12相同，对应地，连接在第一电源VDD和核心电路10之间的第一开关单元由电流 检测单元12输出的控制信号CT2的反相信号控制，连接在第二电源GND和核心电路10之 间的第二开关单元由电流检测单元12输出的控制信号CT2控制。下面结合附图和实施例对本发明实施方式进行进一步地详细说明。本发明防止闩锁的电路的一个实施例如图6所示，其对应于图3所示实施方式的 电路。结合图3和图6，本实施例防止闩锁的电路包括电流检测单元11、开关单元21和放电单元31。其中，电流检测单元11连接在核心电路10的第二端B (接地的一端)和第二电 源GND之间，开关单元21连接在第一电源VDD和核心电路10的第一端A(接工作电压的一 端)之间，放电单元31连接在第一电源VDD和第二电源GND之间。电流检测单元11包括第一电阻R1、第一反相器hvl、第一晶体管丽1和第二晶体 管丽2，第一晶体管丽1和第二晶体管丽2为NMOS晶体管。第一电阻Rl的一端连接第一电 源VDD，另一端连接第一反相器hvl的输入端和第二晶体管MN2的漏极；第一反相器hvl 的输出端为电流检测单元11的输出端，即输出的控制信号CTl ；第一晶体管丽1和第二晶 体管丽2的源极接第二电源GND ；第一晶体管丽1的栅极连接第二晶体管MN2的栅极、漏极， 并连接核心电路10的第二端B。第一晶体管丽1和第二晶体管丽2构成电流镜。开关单元21包括开关晶体管MP3，开关晶体管MP3为PMOS晶体管，其栅极连接电 流检测单元11的第一反相器hVl的输出端(即由控制信号CTl控制)，源极连接第一电源 VDD，漏极连接核心电路10的第一端。在正常工作状态下，流过第一电阻Rl的电流非常小，因此，经过第一电阻Rl的压 降非常小(可以忽略)，第一反相器hvl输出低电平，开启开关晶体管MP3，核心电路10的 供电路径处于开启状态。在闩锁效应发生时，第一电源VDD和第二电源GND之间产生大电流，此大电流从第 一电源VDD流经开关晶体管MP3、核心电路10和第一晶体管丽1到第二电源GND，第一晶体 管MNl的大电流镜像到第二晶体管MN2，使第一电阻Rl的压降快速增大，从而使得第一反相 器hvl输出高电平，关闭开关晶体管MP3，由此关闭给核心电路10的供电路径。由于核心 电路10的供电路径被切断，大电流不会流经核心电路10，闩锁效应也随之消除。在闩锁效应消除后，流过第一电阻Rl的电流非常小，因此，经过第一电阻Rl的压 降可以忽略，第一反相器^wl输出低电平，开启开关晶体管MP3，使核心电路10恢复到正常 工作状态。本实施例的放电单元31可以是如图7所示的静电放电(ESD)电路，包括电容Ca、 第二电阻Ra和放电晶体管MN4，放电晶体管MN4为NMOS晶体管。电容Ca的一端连接第一 电源VDD，电容Ca的另一端连接第二电阻Ra的一端和放电晶体管MN4的栅极，第二电阻Ra 的另一端连接第二电源GND，放电晶体管MN4的漏极连接第一电源VDD、源极连接第二电源 GND。在正常工作状态下，放电晶体管MN4的栅极电压为低电平，关闭放电晶体管MN4。 在第一电源VDD和第二电源GND之间有大电流(发生闩锁效应)或发生静电放电现象时， 放电晶体管MN4的栅极电压快速上升使得放电晶体管MN4的寄生三极管迅速开启放电，将 大电流从第一电源VDD导引至第二电源GND。基于相似的工作原理，放电单元31也可以是如图8所示的静电放电电路，包括电 容Cb、第二电阻Rb、第二反相器和放电晶体管MN4，放电晶体管MN4为NMOS晶体管。 电容Cb的一端连接第二电源GND，电容Cb的另一端连接第二电阻Rb的一端和第二反相器 Inv3的输入端，第二反相器的输出端连接放电晶体管MN4的栅极，第二电阻Rb的另一 端连接第一电源VDD，放电晶体管MN4的漏极连接第一电源VDD、源极连接第二电源GND。放电单元31在第一电源VDD和第二电源GND间产生大电流时可以避免核心电路 受到大电流的冲击而损坏。本实施例的放电单元31 (静电放电电路)在闩锁效应或静电放电事件发生时，对核心电路10具有保护作用
在闩锁效应发生时，第一电源VDD和第二电源GND间产生大电流，第一电源VDD至 核心电路10的通路还未关闭前，放电单元31可以分流部分大电流，减小了流经核心电路10 的电流，以此降低核心电路10受到大电流的冲击而损坏的可能性。在静电放电事件发生时，第一电源VDD或第二电源GND上有静电脉冲出现，放电单 元31可以迅速形成放电通路将很大的静电放电电流泄放掉，以此保护核心电路10免受静 电放电的冲击而损坏。本发明防止闩锁的电路的另一个实施例如图9所示，其对应于图4所示实施方式 的电路。结合图4和图9，本实施例防止闩锁的电路包括电流检测单元12、开关单元22和 放电单元31。其中，电流检测单元12连接在第一电源VDD和核心电路10的第一端(接工 作电压的一端)之间，开关单元22连接在核心电路10的第二端(接地的一端)和第二电 源GND之间，放电单元31连接在第一电源VDD和第二电源GND之间。电流检测单元12包括第一电阻R2、第一反相器hv2、第一晶体管MPl和第二晶体 管MP2，第一晶体管MPl和第二晶体管MP2为PMOS晶体管。第一电阻R2的一端连接第二电 源GND，另一端连接第一反相器的输入端和第二晶体管MP2的漏极；第一反相器 的输出端为电流检测单元12的输出端，即输出的控制信号CT2 ；第一晶体管MPl和第二晶 体管MP2的源极接第一电源VDD ；第一晶体管MPl的栅极连接第二晶体管MP2的栅极、漏极， 并连接核心电路10的第一端A。第一晶体管MPl和第二晶体管MP2构成电流镜。开关单元22包括开关晶体管MN3，开关晶体管MN3为NMOS晶体管，其栅极连接电 流检测单元12的第一反相器的输出端(即由控制信号CT2控制)，源极连接第二电源 GND，漏极连接核心电路10的第二端B。图9所示防止闩锁的电路的工作原理与图6所示防止闩锁的电路的工作原理相 似，本领域技术人员应当可以理解，在此不再赘述。对应地，本发明实施方式还提供一种防止闩锁的方法，包括检测第一电源和第二 电源之间的电流；在所述检测到的电流超过预定电流时，关闭所述第一电源和/或第二电 源至核心电路的通路。可选的，所述防止闩锁的方法还包括在所述检测到的电流未超过预定电流时，开 启所述第一电源和/或第二电源至核心电路的通路。可选的，所述防止闩锁的方法还包括在所述第一电源和第二电源之间的电流超 过预定电流时进行放电。综上所述，上述技术方案在检测到电源间的电流超过预定电流时关闭电源至核心 电路的通路，以此切断电源对核心电路的供电路径，这样大电流就不会流入核心电路，从而 防止了因闩锁效应引起的大电流对核心电路的影响，避免核心电路的器件受到损坏。另外，放电单元在电源间产生大电流时可以分流部分大电流，使流经核心电路的 电流减小，因而可以避免核心电路受到大电流的冲击而损坏。本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技 术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保 护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种防止闩锁的电路，其特征在于，包括电流检测单元，检测第一电源和第二电源之间的电流；开关单元，由所述电流检测单元控制，在所述电流检测单元检测到的电流超过预定电 流时，关闭所述第一电源和/或第二电源至核心电路的通路。
2.根据权利要求1所述的防止闩锁的电路，其特征在于，所述开关单元还在所述电流 检测单元检测到的电流未超过预定电流时，开启所述第一电源和/或第二电源至核心电路 的通路。
3.根据权利要求1或2所述的防止闩锁的电路，其特征在于，所述预定电流大于核心电 路正常工作时的瞬态最大电流。
4.根据权利要求1或2所述的防止闩锁的电路，其特征在于，所述电流检测单元包括第一电阻、第一反相器、第一晶体管和第二晶体管，其中，第一 电阻的一端连接第一电源，另一端连接第一反相器的输入端和第二晶体管的漏极；第一反 相器的输出端为电流检测单元的输出端；第一晶体管和第二晶体管的源极接第二电源；第 一晶体管的栅极连接第二晶体管的栅极、漏极，并连接核心电路接地的一端，所述开关单元包括开关晶体管，栅极连接第一反相器的输出端，源极连接第一电源，漏 极连接核心电路接工作电压的一端。
5.根据权利要求1或2所述的防止闩锁的电路，其特征在于，所述电流检测单元包括第一电阻、第一反相器、第一晶体管和第二晶体管，其中，第一 电阻的一端连接第二电源，另一端连接第一反相器的输入端和第二晶体管的漏极；第一反 相器的输出端为电流检测单元的输出端；第一晶体管和第二晶体管的源极接第一电源；第 一晶体管的栅极连接第二晶体管的栅极、漏极，并连接核心电路接工作电压的一端，所述开关单元包括开关晶体管，栅极连接第一反相器的输出端，源极连接第二电源，漏 极连接核心电路接地的一端。
6.根据权利要求1或2所述的防止闩锁的电路，其特征在于，还包括放电单元，在所 述第一电源和第二电源之间的电流超过预定电流时进行放电。
7.根据权利要求6所述的防止闩锁的电路，其特征在于，所述放电单元包括电容、第 二电阻和放电晶体管，其中，电容的一端连接第一电源，另一端连接第二电阻的一端和放电 晶体管的栅极；第二电阻的另一端连接第二电源；放电晶体管的漏极连接第一电源，源极 连接第二电源。
8.根据权利要求6所述的防止闩锁的电路，其特征在于，所述放电单元包括电容、第 二电阻、第二反相器和放电晶体管，其中，电容的一端连接第二电源，另一端连接第二电阻 的一端和第二反相器的输入端；第二反相器的输出端连接放电晶体管的栅极；第二电阻的 另一端连接第一电源；放电晶体管的漏极连接第一电源，源极连接第二电源。
9.一种防止闩锁的方法，其特征在于，包括检测第一电源和第二电源之间的电流；在所述检测到的电流超过预定电流时，关闭所述第一电源和/或第二电源至核心电路 的通路。
10.根据权利要求9所述的防止闩锁的方法，其特征在于，还包括在所述检测到的电 流未超过预定电流时，开启所述第一电源和/或第二电源至核心电路的通路。
11.根据权利要求9或10所述的防止闩锁的方法，其特征在于，所述预定电流大于核心 电路正常工作时的瞬态最大电流。
12.根据权利要求9或10所述的防止闩锁的方法，其特征在于，还包括在所述第一电 源和第二电源之间的电流超过预定电流时进行放电。
全文摘要
一种防止闩锁的电路和方法，所述防止闩锁的电路包括电流检测单元，检测第一电源和第二电源之间的电流；开关单元，由所述电流检测单元控制，在所述电流检测单元检测到的电流超过预定电流时，关闭所述第一电源和/或第二电源至核心电路的通路。所述防止闩锁的电路和方法可以防止CMOS集成电路受到闩锁效应的影响而损坏。
文档编号H03K19/007GK102055460SQ20091019836
公开日2011年5月11日 申请日期2009年11月5日 优先权日2009年11月5日
发明者单毅 申请人:上海宏力半导体制造有限公司