专利名称：时序改善电路的制作方法
技术领域：
本发明涉及一种时序改善电路，特别是一种电脑关机时序改善电路。
背景技术：
PC (Personal Computer，个人电脑)电源不仅输出电压，还要与主板有信号联系， 两者在时间次序上有一定的关系，称作时序。时序是电源与主板良好配合的重要条件，也是 导致电脑无法正常开关机，以及电源与主板不兼容的最常见原因。时序中最重要的是电源输出电压(3V、5V、12V等)与P. G (Power good，电源良好) 信号及PS0N# (Power 0η，开启电源)信号之间的关系。P. G信号由电源控制，代表电源是否 准备好，PS0N#信号则由主板控制，表示是否要开机。电脑开关机的工作过程如下电源在交流线通电后，输出一个电压+5VSB(备份电 源)到主板，主板上的少部分线路开始工作，并等待开机的操作，这叫做待机状态；当按下 主机开关时，主板就把PS0N#信号变成低电平(0V 0. 8V)，电源接到低电平的PS0N#信号 后开始启动并产生所有的输出电压，在所有输出电压正常建立后的0. 1 0. 5秒内，电源将 会把P. G信号变成高电平(2.4V 5. 25V)传回给主板，表示电源已经准备好，然后主板开 始启动和运行正常关机时，主板在完成所有关机操作后，把PS0N#信号恢复成高电平(2V 5. 25V)，电源关闭所有输出电压和P. G信号，只保留+5VSB输出，整个主机又恢复到待机状 态。当非正常关机时，主板无法给出关机信号，此时电源会探测到交流电断电，并把P. G信 号变为低电平(0V 0.4V)通知主板，主板立刻进行硬件的紧急复位，以保护硬件不会受 损。当PS0N#信号恢复成高电平之后，主板电源接口输出低电平的P. G信号给南桥、北 桥，以通知主板的芯片组在保存数据后再关闭电源，以免导致数据丢失。但是由于P. G信号 在PS0N#信号恢复成高电平之后跳变为低电平存在延时，可能在南桥、北桥的电源关闭后 低电平的P. G信号才传送到所述南桥、北桥，导致关机时序不良、数据丢失等后果。
发明内容
鉴于以上内容，有必要提供一种时序改善电路。一种时序改善电路，包括一第一信号传送电路，所述第一信号传送电路将电源良 好信号传送至主板上的芯片组，电脑关机时，所述电源良好信号在休眠控制信号跳变为低 电平后经过延时跳变为低电平，所述时序改善电路还包括一发送所述休眠控制信号的第二 信号传送电路，在所述延时时间内，所述第二信号传送电路将低电平的休眠控制信号传送 至所述芯片组用于接收所述电源良好信号的接口。相较于现有技术，本发明时序改善电路利用所述第二信号传送电路使跳变为低电 平的休眠控制信号先于所述电源良好信号传送至所述芯片组，加快了信号传输时间，以提 前通知所述芯片组进行后续动作，改善电脑关机时序。
图1是本发明较佳实施方式时序改善电路的组成框图。图2是本发明较佳实施方式时序改善电路的电路图。图3是SLP_S3#信号、PS0N#信号及P. G信号的时序图。
具体实施例方式请参阅图1，本发明时序改善电路较佳实施方式包括一第一信号传送电路10、一 第二信号传送电路20及一非门组合电路30。所述第一信号传送电路10的输入端接入由 Super 1/0(图未视)发出的P. G信号，所述第二信号传送电路20输入端接入SLP_S3#信号 (S3休眠控制信号)，所述第一信号传送电路10及所述第二信号传送电路20均通过所述非 门组合电路30连接至北桥芯片组40及南桥芯片组50用于接收所述P. G信号的接口(P. G 引脚)。请参阅图2，所述第一信号传送电路10包括一第一晶体管Ql及一第二晶体管 Q2 (均为NPN型三极管)。所述第一晶体管Ql的基极Bl通过一电阻Bl连接至所述P. G信 号，集电极Cl通过一电阻R2接正5V的备份电源(+5VSB)，发射极El接地。所述第二晶体 管Q2的基极B2与所述第一晶体管Ql的集电极Cl相连，集电极C2通过一电阻R3接一正 3. 3V的备份电源(+3. 3VSB)并与所述非门组合电路30的输入端相连，发射极E2接地。所述第二信号传送电路20包括一第三晶体管Q3及一第四晶体管Q4，所述第三晶 体管Q3为NPN型三极管，所述第四晶体管Q4为N沟道增强型MOS管。所述第三晶体管Q3 的基极B3通过一电阻R4连接至所述SLP_S3#信号，集电极C3通过一电阻R5接正5V的备 份电源(+5VSB)，发射极E3接地。所述第四晶体管Q4的栅极G与所述第三晶体管Q3的集 电极C3相连，漏极D与所述第二晶体管Q2的集电极C2及所述非门组合电路30的输入端 相连，源极S接地。所述非门组合电路30包括一第一非门Ul及一第二非门U2，每一非门均接有 +3. 3V的驱动电压。所述非门组合电路30的输入端与所述第一信号传送电路10及所述第 二信号传送电路20的输出端相连，输出端与所述北桥芯片组40及南桥芯片组50的P. G引 脚相连，将所述第一信号传送电路10及/或第二信号传送电路20输出的信号通过所述非 门组合电路30反相两次后传输给所述北桥芯片组40及南桥芯片组50的P. G引脚。由于 所述非门Ul及U2能使产生畸变的脉冲波形转换为矩形脉冲，所述非门组合电路30可以起 到整理波形的作用。请结合参阅图2及图3，电脑开机时，SLP_S3#信号跳变为高电平，电源的PSONi^f 号跳变为低电平，P. G信号跳变为高电平，此时所述第一晶体管Ql导通，Q2截止，所述第三 晶体管Q3导通，Q4截止，所述第一信号传送电路10及第二信号传送电路20的输出端为高 电平，该高电平的信号通过所述非门组合电路30传送至所述北桥芯片组40及南桥芯片组 50的P. G引脚，通知所述芯片组对其自身、对PCIJf CPU等进行复位。当PC电源的PS0N#信号由低电平变为高电平时(如电脑进入S3、S5休眠状态或 电源按钮被触发后)，所述SLP_S3#信号变为低电平，而后所述P. G信号跳变为低电平。在所述SLP_S3#信号变为低电平后所述P. G信号尚未跳变为低电平的滞后时间T内(见图3)，SLP_S3#信号为低电平，P. G信号为高电平，所述晶体管Ql导通，Q2截止；Q3 截止，Q4导通，Q4的漏极D变为低电平，并通过所述非门组合电路30传送该低电平的信号 给所述北桥芯片组40及南桥芯片组50，通知所述北桥芯片组40及南桥芯片组50保存数据 再关闭北桥芯片组40及南桥芯片组50的电源，可以防止在所述SLP_S3#信号变为低电平 而所述P. G信号尚未变为低电平的这段时间T内，北桥芯片组40及南桥芯片组50电源已 经关闭才收到低电平的P. G信号，加快了关机时北桥芯片组40及南桥芯片组50的P. G引 脚接收信号的速度，防止电脑的关机时序不良导致数据丢失等现象的发生。
权利要求
一种时序改善电路，包括一第一信号传送电路，所述第一信号传送电路将电源良好信号传送至主板上的芯片组，电脑关机时，所述电源良好信号在休眠控制信号跳变为低电平后经过延时跳变为低电平，其特征在于所述时序改善电路还包括一发送所述休眠控制信号的第二信号传送电路，在所述延时时间内，所述第二信号传送电路将低电平的休眠控制信号传送至所述芯片组用于接收所述电源良好信号的接口。
2.如权利要求1所述的时序改善电路，其特征在于所述时序改善电路还包括一非门 组合电路，所述非门组合电路包括两个串接的非门，所述第一信号传送电路及第二信号传 送电路均通过所述非门组合电路接至所述芯片组。
3.如权利要求2所述的时序改善电路，其特征在于所述第一信号传送电路包括一第 一晶体管及一第二晶体管，所述第一晶体管及所述第二晶体管均为为NPN型三极管。
4.如权利要求3所述的时序改善电路，其特征在于所述第一晶体管的基极接入所述 电源良好信号，所述第一晶体管的集电极接一备份电源，所述第一晶体管的发射极接地；所 述第二晶体管的基极与所述第一晶体管的集电极相连，所述第二晶体管的集电极接另一备 份电源并与所述非门组合电路的输入端相连，所述第二晶体管的发射极接地。
5.如权利要求4所述的时序改善电路，其特征在于所述第二信号传送电路包括一第 三晶体管及一第四晶体管，所述第三晶体管接入所述休眠控制信号，所述第四晶体管连接 于所述第三晶体管及所述非门组合电路之间。
6.如权利要求5所述的时序改善电路，其特征在于所述第三晶体管为NPN型三极管， 所述第三晶体管的基极接所述休眠控制信号，集电极接所述备份电源，发射极接地。
7.如权利要求6所述的时序改善电路，其特征在于所述第四晶体管为N沟道增强型 MOS管，其栅极与所述第三晶体管的集电极相连，漏极与所述第二晶体管的集电极相连，源 极接地。
8.如权利要求7所述的时序改善电路，其特征在于所述非门组合电路的输入端与所 述第二晶体管的集电极及所述第三晶体管的漏极相连，输出端与所述芯片组用于接收所述 电源良好信号的接口相连。
9.如权利要求1所述的时序改善电路，其特征在于所述芯片组为北桥芯片组及南桥 芯片组。
全文摘要
一种时序改善电路，包括一第一信号传送电路，所述第一信号传送电路将电源良好信号传送至主板上的芯片组，电脑关机时，所述电源良好信号在休眠控制信号跳变为低电平后经过延时跳变为低电平，所述时序改善电路还包括一发送所述休眠控制信号的第二信号传送电路，在所述延时时间内，所述第二信号传送电路将低电平的休眠控制信号传送至所述芯片组用于接收所述电源良好信号的接口。本发明时序改善电路可加速信号的传输，改善电脑关机时序。
文档编号H03K19/0175GK101908878SQ20091030289
公开日2010年12月8日 申请日期2009年6月3日 优先权日2009年6月3日
发明者陈齐杰 申请人:鸿富锦精密工业(深圳)有限公司;鸿海精密工业股份有限公司