高分辨率交叠比特分段dac的制作方法

专利名称：高分辨率交叠比特分段dac的制作方法
技术领域：
本发明总体上涉及数模转换器(DAC)，具体涉及反馈回路内的分段DAC(Segmented DAC)。
背景技术：
DAC具有宽的使用范围，其中的一些强加了特定性能要求。例如，DAC通常在具有 串联布置的模拟和数字器件的一个或多个回路的反馈系统中使用，需要相应DAC和模数转 换器(ADC)。为了描述起见，“模拟”意味着连续时间和连续数值，“数字”意味着离散时间 和离散数值。这种系统的一个典型示例利用N比特模数转换器(ADC)对模拟系统状态(例如， 系统输出)进行采样，将数字状态采样与数字参考数据进行比较，并且产生数字误差数据。 数字控制处理器可以通过反馈函数对数字误差数据进行变换，以产生M比特系统控制数 据，其中，N可以等于Μ。M比特DAC转换器将数字控制输入数据转换成模拟控制信号，并将 该模拟控制信号输入给系统。数字控制处理器利用沿着与误差方向相反的方向推动系统状态的值，来产生M比 特系统控制数据，以便减小误差。如果正确设计反馈回路，并且形成回路的器件正确工作， 则误差检测的迭代、控制数据计算、以及将控制数据输入给系统以沿着减小误差幅度的方 向推动系统状态会使系统最终达到参考状态，而不管参考状态的可允许域内的参考状态的 位置，并且不管系统的初始状态。然而，如果没有正确设计回路，或者如果回路中的特定组 件具有特定类型的非理想操作，例如，则系统可以进入高于参考点并然后低于参考点的过 校正的周期震荡。由于上述系统准则，采用供反馈回路使用的DAC的选择。经过这种选择的DAC参 数包括比特分辨率、转换速度、稳定时间(与转换速度有关)以及单调性。DAC比特分辨率部分地建立精度上限，系统可以将参考信号与该上限进行匹配。单 调性建立或影响系统的收敛能力，或者对参考信号的“锁定”，以及影响系统从初始状态至 或向着参考状态的移动的瞬变行为。其他选择因数例如包括成本、功率预算以及面积和体 积预算。存在三种已知的用于选择的一般DAC架构，并且每一种具有与其用作反馈DAC有 关的公知益处和或优点以及缺点或限制。一种这样的DAC架构是二进制加权M比特DAC。二进制M比特DAC通常由针对M 个输入比特中的每一个的一个电压-电流源组成，每个源根据比特位置以指数方式加权。 例如，4比特二进制加权DAC包括4个加权电流源；将“1”转换成2°的LSB源，S卩，电流的一 个LSB单位；次高比特源，将“1”转换成21，或者电流的两个LSB单位；继续至MSB比特源， 将“ 1，，转换成23，或电流的8个LSB单位。二进制加权DAC的优点是低部分计数，由于其对于M个输入比特中的每一个仅需 要一个电流源。
然而，二进制加权M比特DAC具有针对其M个电流源的严格精度要求，并且随着M 的线性增加这以指数方式(以2为底)变得更高。如果不满足精度，则结果可以是非单调 DAC操作，即存在以下实例M比特数字输入的值的特定增加并没有引起DAC输出电流的增 加，而是减小。在部分反馈回路的情况下，具有这种行为的DAC使系统进入围绕参考点的连 续振荡或“振动(hunting) ”，这是由于过校正或丢失状态值。通过示例示意了精度要求的严格性。假定具有理想LSB电流源的4比特二进制加 权DAC，为“1”的LSB值产生电流的一个LSB单元。假定该示例具有以下不精确度MSB电 流源是LSB电流的3/4，这太低，第二 MSB电流源是LSB电流的1/2，这太高，以及第三MSB电 流源是LSB电流的1/4，这太高。如果输入是“0111”，所得到的DAC输出电流是LSB的3/4， 这太高，即由于上述MSB-I和MSB-2源的不精确度，是十进制73/4而不是十进制7的电流 值。如果输入值增加一个LSB，而变成“1000”，尽管输出不会变成十进制8电流单位，而是 十进制774，这是由于上述示例中，MSB电流源的3/4LSB的不精确度。因此，在该示例中，二 进制输入的一个LSB的增加引起DAC输出从十进制73/4减小到十进制774，而不是DAC输 出电流的增加。被称作“温度计DAC”的DAC的另一架构使用并联且通过ON-OFF开关连接至电流求 和器件的2M-1个等值电流源的堆叠形成M比特DAC。M至2m-1行二进制解码器将M比特二 进制输入转换成2M_1个控制行，其中的每一个控制行连接至2M-1个ON-OFF开关中的一个。 作为示意示例，4比特温度计DAC具有带有ON-OFF开关的十五(15)个电流源(如果包括溢 出，则具有16个源)。如果M比特二进制输入是“0111”，表示十进制7，则二进制解码器产 生相应的7个控制线作为0N，典型地，仅开启2m-1个1比特电流源中下部的7个电流源。如 果M比特输入增加一个LSB以表示十进制8，则二进制解码器产生2M-1个控制线的一个附加 控制线作为0N，将电流的一个LSB添加至输出。因此，被称作“温度计(thermometer) "DAC。温度计DAC在反馈布置中尤其有用，这是由于其固有的单调性。换言之，对于M比 特输入范围中的所有值，输入值一个最低有效位(LSB)的增加(或减小)正好连接(或移 除)温度计的电流源中的一个。因此，不管所添加的(或移除的)特定电流源的相对精度 如何，都存在DAC输出电流的增加(或减小)。然而，温度计DAC具有高部分计数，对于每次一个比特的增加实质上是加倍。作为 示意示例，10比特温度计DAC需要十进制1023个电流源元件。将分辨率增加到14比特需 要4倍的电流源元件数量，即十进制4196。对于每个增加的比特，继续加倍，使得对于16比 特温度计DAC，近似需要64千(64K)个开关电流源。该部分计数使得温度计DAC对于一些 应用不切实际。存在尽管被称作“分段DAC”的第三种已知的一般类型DAC，获得温度计DAC的一 些单调益处而不是所有益处，而同时避免二进制加权DAC的一些缺点而不是所有缺点。传统M比特分段DAC由多个DAC组成，典型地由两个DAC组成，每个DAC接收M比 特的块。传统M比特分段DAC的一个示例将M个比特分成两个段-H比特上段和L比特下 段。H比特上段则馈送高电平DAC (H-DAC)，并且L比特下段馈送低电平DAC (L-DAC)，分别在 M比特输入内产生与其所接收到的段中所有非零比特的二进制权重的和相对应的电流。容易看到，根据其操作原理，传统分段M比特DAC内L-DAC的全范围理想地正好跨 过H-DAC的一个LSB，使得L个比特在该跨度中建立个二进制电平。由于H-DAC提供2H个递增电平，并且L-DAC在每个H-DAC电平之间提供2H个电平，因此总分辨率为2HX =
2肌 __传统分段DAC的已知益处在于，由于每个DAC具有少于M个数目的比特，因此每个 DAC可以被实现为温度计DAC。这可以通过挑选16个比特中示例的M个比特来说明，并且使 用8比特H-DAC和8比特L-DAC，将其实现为传统的2分段DAC。H-DAC和L-DAC需要28_1 =255个电流源。255级温度计DAC易于制造且仅需要相对较小的管芯尺寸。因此，由于 H-DAC和L-DAC均被实现为温度计DAC，其中的每一个是固有单调的。此外，电流源的总数 仅为512。为了比较，如果将16比特DAC构造为一个温度计DAC，则电流源的数目是216_1， 近似为64千或64K。因此16比特DAC的传统2分段实现方式需要510/64，000或0. 7%的 器件数目作为16比特温度计DAC。传统分段DAC长期已知的问题尽管源自其基本原理，这在于除了没有将M比特中 的每个比特实现为加权电流源以外，通过与加权二进制DAC所使用的原理实质上相同的原 理，来获得其部分计数的减少，将M个比特分成块，并且将每个块实现为加权电流源。因此， 对于与最低有效块以上的任何块相对应的所有DAC，与其输入比特的一个LSB变化相对应 的其输出电流的变化必须匹配于权重小于一个LSB电流内的块的比特块相对应的所有DAC 的总满量程(scale)(全1)输出。例如，在传统2分段DAC中，针对至H-DAC的每个比特组合输入，来自于H-DAC响 应于其输入的一个LSB变化的电流输出的变化必须与L-DAC的一个LSB内的满量程电流匹 配。因此，如果H-DAC和L-DAC均是八(8)比特，并且来自L-DAC的一个LSB电流步长标记 为“q”，则H-DAC输入的每个1比特变化必须将H-DAC输出改变256q加或减q。如果变化 是255q (假定L-DAC是理想的)，则不存在响应于1的DAC输出变化。如果不能保持这样的 匹配，则分段DAC可以在L-DAC输入翻转(8卩，从全“1”到全“0”)的比特值过渡点处呈现 非单调性，从而将H-DAC的LSB递增(或递减)一个比特。这对于分段DAC架构是固有的。图1-3示出了已知分段DAC的上述非单调性，示出了由八(8)比特H-DAC (图中未 示出)和八(8)比特L-DAC(图中未示出)形成的传统分段十六(16)比特DAC的仿真输 入-输出特性。图1-3仿真跨过H-DAC的若干连续LSB。图1示出了第一种情况，其中，标 记为12A、12B、12C和12D的H-DAC的所有4个所示LSB递增的高度相同，在L-DAC的一个 LSB精度内，分别与标记为L-RANGE的L-DAC的全范围匹配。图2示出了第二种情况，其中， 由H-DAC的二进制输入产生的H-DAC输出的LSB递增12B，比L-DAC的L-RANGE小L-DAC 的一个LSB以上，H-DAC的二进制输入从十六进制“10” (即，二进制“ 1010”)到十六进制 “11” (即，二进制“1011”)。图3示出了第三种情况，其中，在与图2的12B，递增相同的位 置处，H-DAC输出的LSB递增12B，比L-DAC的L-RANGE大L-DAC的一个LSB以上。现在参照图1，如果16比特输入的一个LSB所表示的电流为“q”，则HDAC的LSB 为256q，并且整个分段DAC的范围为65536q。如所示，当数字输入是十六进制“ 1000”时， H-DAC输出是模拟4096q个电流单位，而L-DAC电流为零。当输入从十六进制“ 10FF”(下文 为“ 10FFH” )变化至Ij “ 1100H”，则至H-DAC的输入增加一个H-DAC LSB至“ 11，，，而至L-DAC 的输入翻转至“00”。由于图1中H-DAC具有与L-DAC匹配的LSB，因此结果是H-DAC的输 出增加256q，而L-DAC的电流减小255q。这获得q的分段DAC输出的净增加，q表示16比 特输入的一个LSB增加。这通过在位置14处以及输入从“IOFF H”到“ 1100H”之后的位置
6处的L-DAC范围的近接合端(间隔一个电流单位q)来示出。然而，针对各种原因，至少在所制造的产品的典型约束内，H-DAC的LSB正好等 于L-DAC的整个范围通常实质上是不可能的。因此，即使由温度计DAC所提供的两个子 DAC(即，H-DAC和L-DAC)是单调的，DAC总体上在其整个范围上也不是单调的。图2示出了图1仿真所示的相同标准分段十六(16)比特DAC的仿真输入-输出 特性，示出了第二种情况的示例，其中，取而代之H-DAC的连续LSB “ 10H”与“ 11H”之间的 跨度12b’比256q(即，L-DAC的全范围)小q以上，该跨度12b’具有间隔256q的模拟值。 如所见，由于从“10H”到“11H”的一个H-DAC LSB的电流增加实质上小于256q，H_DAC输入 的一个LSB实质上小于由L-DAC输入全“00”翻转产生的255q减法结果。因此，H-DAC的 总输出减小了标记为SEGMENTERR0R的量，而不是响应于从“ IOFF H”到“ 1100H”的输入而 增加。如本领域技术人员所知，特定反馈回路(例如，锁频环数字控制振荡器(图2中未示 出))内DAC的这种非单调性可以引起系统围绕这些分段点振荡，即，H-DAC的每次ILSB增 加(或减小)。图3示出了如图1和2所仿真的相同标准分段十六(16)比特DAC的仿真输入-输 出特性，示出了第三种情况的示例，其中，表示根据从“ 10H”到“ 11H”的H-DAC输入的电流 增加的H-DAC的LSB 14’实质上大于256q，H-DAC输入的一个LSB实质上大于由L-DAC输 入全“00”翻转产生的255q减法结果。因此，H-DAC的总输出并不增加q，而是实质上大于 标记为SEGMENT SKIP ERROR的量。这意味着丧失SEGMENT SKIP ERROR的输出范围，并且 不能访问。因此，丧失DAC精度，此外，也丢失了控制系统的状态(例如，FLL的输出频率)。

发明内容
提供了各个示例实施例的各个方面的简要概述，包括一种可识别特征和益处的交 叠分段DAC，该交叠分段DAC提供了一种M比特DAC具有高分辨率和低部分计数，还提供 了动态移动单调范围，并且将单调范围移动至另外引起特定非单调性的横跨特定比特值过 渡。可以在该概述中进行一些简化和省略，由于意在突出和介绍各个示例实施例的一些方 面，但并非限制本发明的范围。示例实施例的进一步详细描述也足以使得本领域技术人员 做出并使用后续部分遵照的实施例的本发明构思。一个实施例提供了一种具有S比特高范围HR-DAC以及R比特低范围LR-DAC的动 态范围单调M比特DAC，其中S+R大于M，LR-DAC被配置为具有等于S比特HR DAC的至少 两个最低有效位(LSB)电流的满量程输出。根据一个实施例的一个方面，移动分段解码器将M比特输入转换成针对HR-DAC的 S比特输入和针对LR-DAC的R比特输入，转换将相应输入设置为HR-DAC和LR-DAC，并用二 进制算数与M比特输入值相加，但是将LR-DAC输入设置为操作点，以允许L-DAC输入达到 超过传统分段DAC中触发(toggle) HR-DAC的LSB的点的值。进一步根据一个方面，选择并沿着R比特低范围保持用于将操作点移动至R比特 低范围内的不同点的过渡点，这些过渡点优选地始终在S比特高范围输入的LSB的过渡点 之间，并不与这些点对准。根据一个方面，移动分段解码器检测M比特输入中低R比特何时 超过过渡点，响应于此，添加或从S比特高范围减去一个或多个LSB，并且从R比特低范围减 去或添加相应值，以获得相同的S比特和R比特总值，但是在R比特低范围内的新操作范围内。根据一个方面，R比特LR-DAC的全范围，以及S比特范围和R比特范围的交叠可 以跨过S比特HR-DAC的4个LSB。根据一个或多个实施例的一个方面包括多级子范围布置，具有上S比特HR-DAC和 下MR比特中间范围M-DAC的顶级别对，其中下MR比特中间范围DAC由SB比特上低级别 DAC和RB比特下低级别DAC来实现。一个或多个实施例的各个方面提供了一种可以在系统反馈回路中布置的动态范 围单调M比特DAC，其特征和益处是不会受到不稳定或永久振荡的影响。一个或多个实施例的各个方面提供了一种可以在系统反馈回路中布置的交叠分 段、动态范围单调M比特DAC，其特征和益处是自动覆盖在其周围DAC是单调的操作点，而与 系统的初始状态无关，且与其给定值域内的参考值无关。一个或多个实施例的各个方面提供了特征和益处是用于在LR-DAC和HR-DAC之间 匹配的显著降低需要。各个示例实施例和方面的优点和特征的上述示意示例并不意在详细论述或限制 可以实现的可能优点。各个示例实施例的其他优点根据示意细节进一步描述的各个实施例 和方面将变得显而易见，本领域技术人员在阅读本公开时容易认识到所附权利要求的范围 内的其他变型，以及附加应用。


图1示出了由八(8)比特H-DAC和八(8)比特L-DAC形成的传统分段十六(16) 比特DAC的仿真输入-输出特性，示出了 H-DAC的若干连续LSB的跨度，其中，每个LSB与 L-DAC的一个LSB内的L-DAC的全范围匹配；图2示出了在H-DAC LSB的相同所示跨度上传统分段16比特DAC的图1示例的 第二种情况的仿真输入-输出特性，但是其中，一个LSB大于比L-DAC的全范围小的一个 L-DAC LSB ；图3示出了在H-DAC LSB的相同所示跨度上传统分段16比特DAC的图1示例的 第三种情况的仿真输入-输出特性，但是其中，一个LSB大于比L-DAC的全范围大的一个 L-DAC LSB ；图4是表示示例系统的的功能框图，该示例系统具有根据一个实施例的示例14比 特交叠分段架构(“0SA”)DAC，该示例14比特交叠分段架构(“0SA”)DAC由8比特H-DAC 和7比特L-DAC形成，其中，L-DAC的满量程电流等于H-DAC的两个LSB ；图5示出了根据一个实施例的一个示例OSA DAC的仿真数字输入-电流输出特 性，具有H-DAC的两个理想LSB的L-DAC全范围，在第一种情况中，该L-DAC全范围是连续 H-DAC LSB，产生等于LDAC的全范围电流、LDAC的一个LSB电流单位内的精度的递增电流 变化； 图6示出了具有图40SA L-DAC的L-DAC范围的OSA DAC的仿真数字输入-电流 输出特性，所示部分示出了呈现第二种情况的范围内的H-DAC的连续LSB，该连续LSB是两 个连续H-DAC LSB，产生比LDAC的全范围电流小LDAC的一个LSB电流单位以上量的递增电
流差；
图7示出了具有图40SA L-DAC的L-DAC范围的OSA DAC的仿真数字输入-电流 输出特性，所示部分示出了呈现第三种情况的范围内的H-DAC的连续LSB，该连续LSB是两 个连续H-DAC LSB，产生比LDAC的全范围电流大LDAC的一个LSB电流单位以上量的递增电
流差；图8示出了根据图4 一个示例实施例的示例的一个示例OSA DAC的一个仿真数字 输入-电流输出特性的一个示例部分，除了具有跨过4个H-DAC LSB的L-DAC以外；图9示出了一个示例系统的一个功能框表示，用于实现根据一个或多个示例实施 例的OSA DAC的一个多级子DAC方面的一个二级示例；以及图10示出了根据一个实施例的一个示例数字锁频环(DFLL)系统的功能框图，在 特定示例组合中，具有根据各个示例实施例中的一个或多个的示例OSA DAC0
具体实施例方式参照特定示意示例配置和布置描述根据示例实施例的各种示例。仅出于示意目 的，选择特定示例以进一步辅助本领域技术人员形成对构思的理解，足以使技术人员应用 知识和这种技术人员所拥有的技能来实践实施例。然而实施例的范围和实现方式的范围不 限于这些特定示意示例。没有按比例绘制附图，这是因为项目的相对尺寸和位置不一定代表结构中项目的 相对量，或者功能的相对重要性，而是取而代之，可以是任意的或者可以被选择以提供对图 中所示主题的清楚描述。如本领域技术人员在阅读本公开时还将理解的，可以省略本领域技术人员公知 的、以及本领域技术人员从中选择并在阅读本公开时应用以实践实施例的算法、协议和硬 件技术的各个细节，从而避免模糊新颖的特征和方面。类似地，在包括细节的实例中，本领 域技术人员根据实例的上下文容易理解的是，细节可以不完整，取而代之，可以仅对细节进 行描述以在一定程度上与实施例的特定特征和方面相关。可以分开描述示例实施例和方面，或者具有特定差异。然而，分开描述和差异的描 述并不意味着相应实施例或方面彼此排除。例如，关于一个实施例描述的特定特征、功能或 特性可以包括在其他实施例中，或者适于其他实施例。根据一个一般实施例的一个方面，移动单调范围解码器将M比特输入转换成针 对S比特高范围DAC (被称作HR-DAC)的S比特输入，以及针对R比特低范围DAC(被称作 LR-DAC)的R比特输入。S比特和R比特的总数比M大值Q，其中，Q至少是1。S和R不一定 相等。LR-DAC与HR-DAC “交叠” Q个比特。与所交叠的比特数目有关，LR-DAC的满量程范 围跨过HR-DAC的至少两个LSB。数目Q是以2为底LR-DAC的全范围所跨过的HR-DAC LSB 的数目的对数。LR-DAC的满量程所跨过的HR-DAC的LSB的其他数目可以是2的幂，即，2、 4、8等等。如在后续部分更详细描述的，针对任何M比特输入，交叠提供至HR-DAC和LR-DAC 的输入的非唯一解决方案，获得HR-DAC电流与LR-DAC电流相加的总和，该总和等于正确表 示M比特输入的电流。根据一个一般实施例，移动单调范围解码器在LR-DAC输入范围内保持过渡点，在 过渡点处解码器将HR-DAC递增(或递减)一个比特，并且根据该过渡点分别将输入设置到HR-DAC和LR-DAC。这与传统分段DAC形成鲜明对比，传统分段DAC在L-DAC的翻转点处过 渡(即，翻转)L-DAC，在翻转点处其输入从全1到全0，并且共同将H-DAC过渡一个LSB。进一步根据一个方面，选择并沿着R比特低范围保持在计算至HR-DAC的S比特输 入和至LR-DAC的R比特以将操作点移至R比特低范围内的不同点中使用的过渡点，这些过 渡点优选地始终在S比特高范围输入的LSB的过渡点之间，且不与那些过渡点对准。根据 一个方面，移动分段解码器检测M比特输入的下R比特何时超过或满足关于过渡点的另一 给定关系，并响应于此，从S比特高范围添加或减去一个或多个LSB，以及从R比特低范围 减去或添加相应值，以获得S比特和R比特的相同总值，但是在R比特低范围内的新操作范 围处。操作范围可以为M比特输入提供例如大于HR-DAC的一个LSB的值范围，而无需触发 HR-DAC 的 LSB。这种至HR-DAC的S比特输入和至LR-DAC的R比特输入以将M比特输入状态移至 上DAC的S比特和R比特内并与下DAC部分交叠的操作状态的计算在功能上与传统分段M 比特DAC不同且形成对比；传统布置具有H比特H-DAC和L比特L-DAC，接收M比特输入的 相应上H比特段和剩余的L比特段、加权的L-DAC，使得L比特分段的满量程正好跨过H-DAC 的一个LSB，从全1的1比特向上过渡具有一个可允许的目标-全0，并且该过渡需要一致， 并且触发HR-DAC的LSB。在根据该一般实施例的示例所提供的各种益处和特征之中，新颖的交叠分段布置 提供M比特输入，以围绕在传统分段DAC中例如通过M比特输入的仅一个LSB振荡而引起 HR-DAC输入的LSB的触发的点而变化，而不会引起这种触发。益处和优点在于，这继而提供在反馈布置中固有覆盖稳定操作点的DAC，而没有反 馈振荡的风险，与参考信号无关，并且与相对于参考信号的系统的初始状态无关。图4示出了根据一个示例实施例的交叠分段架构(OSA)DAC 100的功能框图。现在 参照图4，示例100包括接收被标记为Min的给定M比特数据的移动单调范围转换器102。 转换器102产生S比特高电平DAC输入104，输入104具有馈送给S比特高电平DAC HR-DAC 106的比特值Sin，并且转换器102产生馈送给R比特低电平DAC LR-DACl 10的R比特低电 平DAC输入108，表示为Rin。HR-DAC 106的模拟电流输出Squt和R比特LR-DAC 110的模拟 电流输出Rot馈送给电流求和器件112。电流求和器件的输出是M比特输入值Min WMott电 流转换。S比特HR-DAC 104的内部架构和R比特LR-DAC 110的内部架构可以但不必相同。 例如，其中的每一个可以是本领域技术人员容易实现的传统温度计DAC。对于M比特的给定 期望分辨率，S和R的值分别是根据交叠比特的期望数目的设计选择。本领域技术人员在阅 读本公开时容易理解这一点。此夕卜，根据S和R的比特数目，可以将S比特HR-DAC 104和 R比特LR-DAC 110中的至少一个实现为加权的二进制DAC。诸如图4所示的OSA DAC的实现方式的一个示意示例可以使用8比特S比特 HR-DAC 104和7比特R比特LR-DAC 110，具有一个比特的交叠，这意味着LR-DAC的全范围 等于HR-DAC 104的两个LSB步长，以获得14比特DAC。因此，HR-DAC 104可以被视为具有 7个唯一比特和一个共享比特，同样，LR-DAC 110可以具有6个唯一比特和一个共享比特。 将图4中LR-DAC 110所产生的来自一个LSB的电流表示为一个q，可以看出分辨率是14比 特，而不是15比特，这是由于8比特LR-DAC 110的全范围是HR-DAC 104的两个LSB步长，因此LR-DACl 10将128q附加量化步长贡献于HR-DAC，而不是256。在图5中部分示出了对诸如图4所示示例100的OSA DAC的一个示例操作。水平 轴MX以十六进制格式表示至移动单调范围转换器102的16比特输入Min，垂直轴AY表示来 自求和器件112的模拟电流输出。示例示意移动单调范围转换器102的操作原理，产生 和Rin以控制LR-DAC 110的过渡点和HR-DAC 104的LSB触发。将理解，尽管图5所示的操 作假定具有一个比特交叠的8比特LR-DAC和8比特HR-DAC，以形成15比特OSA DAC0参照图5，假定移动单调范围转换器102在所示快照(snapshot)之前触发将 HR-DAC馈送至十六进制10的&N。接着，假定重复的一个LSB步长使Min值增加，以十六进 制1000开始并且以十六进制IOFF结束。现在，假定一个附加LSB使Min值增加。这将Min 值的所有低8比特从它们的全1状态翻转至全0状态，并且触发Min的上8比特段的LSB。 然而，移动单调范围转换器102不翻转馈送LR-DAC 110的Rin比特，并且不触发馈送HR-DAC 104的Sin比特的LSB。取而代之，移动单调范围转换器102被编程或配置为结合以下事实 LR-DAC 110跨过HR-DAC 104的两个LSB，而不是如传统分段DAC中的一个LSB，简单使Rin 从0111递增至1000。换言之，由于在IOFF的Min值处，HR-DAC104的一个LSB仅是LR-DAC 的128步长，在图5标记为MP的点处，LR-DAC 110仅是高范围的1/2。继续根据一个或多个示例实施例的15比特OSA DAC的上述示例操作，在Min从十六 进制IOFF到十六进制1100之后，假定Min继续以步长方式递增，直到其达到十六进制1171 为止。具有Rin范围的Rin值目前在图5所示TRl点处。假定TRl已经存储在移动单调范围 转换器102中，或者另外被合并为过渡点，以用于触发馈送HR-DAC 104的Sin比特的LSB。 在该示例中TRl是Rin值的范围内的十六进制F1。十六进制Fl的TRl仅是一个示例过渡 点。本领域技术人员在阅读本公开时容易理解的是，可以使用其他过渡点。此外，继续根据一个或多个示例实施例的15比特OSA DAC的上述示例操作，在Min 从十六进制IOFF到十六进制1100之后，移动单调范围转换器102响应于检测到到达 TRl过渡点，将一个LSB与Rin相加。然而，尽管该示例的LR-DAC 110是8比特DAC,但是由 于与HR-DAC104的一个比特交叠，这并没有将HR-DAC 104的电流输出增加256q，而仅增加 了 U8q。移动单调范围转换器102因此可以从值减去上述值，以保持连续线性DAC转 换特性。移动单调范围转换器102通过简单从十六进制Fl中减去二进制“10000000”来执 行上述操作，十六进制Fl是二进制“ 11110001",并且获得如图5所示二进制“01110001 ”或 十六进制71的新Rin。在图5上将移动单调范围转换器102所执行的上述过渡操作以图形方式表示为 “NP”。参照图5描述的上述示例操作，假定HR-DAC 104的所有LSB与LR-DAC 110的全 范围的1/2匹配。因此这种假定并不说明各个实施例的各个特征、益处和优点。更具体地，诸如HR-DAC 104之类的器件的实际实现方式，存在不精确性，使得一 个LSB增加并不正好是LR-DAC范围的一半。换言之，HR-DAC 104的一个LSB可以并非是 128q。这种不精确性的示例可以包括HR-DAC的一个LSB，该一个LSB是138q或108q，而不 是通常与LR-DAC 110匹配的128q。根据该描述将理解的是，具体地根据示例实施例的OSA DAC在被安装在闭环反馈系统中时覆盖单调操作范围，使得不会折衷系统的稳定性和精度。 示出和使用该特征的一个特定示例应用是数字锁频环(DFLL)。
这些失配以两种方式发生。在第一种情况下，HDAC的一个步长可以小于正常值。 在第二种情况下，HDAC的一个步长可以大于正常值。图6示出了第一种情况的极限情况，其中，HDAC的步长(10H至11H)可以粗略是 正常值的一半。对于HDAC而言这是非常大的失配。在这种情况下，当将输入IOFl H转换 成1171H时，模拟输出示出了较大下降，大约为LDAC范围的四分之一。然后，DFLL的反馈 在回路闭环时将其调整至大约IlBl H，具有与原始IOFl H输入类似的模拟输出。由于IlBl H也在中心部分中，DFLL可以围绕该点安全锁定。明显地，原始IOFl H 不是DFLL进行锁定的安全点，这是由于其太接近低8比特段点的结束。图8示出了第二种情况的示例，其中，HDAC的一个步长大于正常值。这里，调整类 似于第一种情况。如图8所示，HDAC的步长(10H至11H)可以粗略为正常值的1.5倍。调 整可以是“10F1 H—1171H—1131 H”，确保不存在任何丢失模拟输出。由于LDAC的整个范围等于HDAC的两个LSB，整个DAC的总分辨率刚好是15比 特(7+8)。通过牺牲一个比特，两个子DAC之间的匹配要求从一个LSB至少放宽至64个 LSB (LDAC 范围的 1/4)。上述构思还适于以下描述的实施例。图7示出了牺牲两个比特以获得针对子DAC的更放宽的匹配要求的情况。这里， LDAC的整个范围等于HDAC的4个LSB。假定一个LSB是一个q，那么LDAC的整个范围是 256q。HDAC的一个LSB刚好是64q，从而整个分段DAC的范围是16384q。另一示例实施例采样多级类型多分段DAC以获得更多比特的分辨率。按照基本形 式，根据示例实施例的一个示例可以实现子DAC(例如，上述实施例的LR-DAC)作为根据一 个或多个示例实施例的另一交叠分段架构或OSA DAC0图9示出了一个示例系统的一个功能框表示，实现了根据一个或多个示例实施例 的OSA DAC的一个多级子DAC方面的一个二级示例900。参照图9，可以将示例900描述为二级二叉树架构，每个树级别具有两个分支，上 分支和下分支，其中每个上分支可以是传统DAC，每个下分支本身可以是OSA DAC0继续参照图9，在特定示例900中，移动单调范围转换器902接收M比特输入，并且 产生馈送高范围S比特HR-DAC 904的S比特数据，和馈送低范围R比特解码器908的R比 特数据907。低范围解码器是第二级别控制功能，在其操作原理上等同于移动单调范围转换 器902，但是产生至中间级别范围S’比特DAC MH-DAC 910和低范围R’比特LR-DAC912的 S’比特输入。子DAC 910和912馈送第一电流求和器件914。第一电流求和器件914以及 S比特高范围DAC 906的输出馈送输出DAC输出的第二电流求和器件916。如本领域技术 人员容易看到的，需要采样和保持器件(未示出)和其他时间对准电路。继续参照图9，三个子DAC 904、910和912中的每一个可以是8比特DAC。在一个 示例实现方式中，可以使用一个比特交叠，使得子DAC910可以等于HR-DAC 904的两个LSB， 并且子DAC 912可以等于子DAC 910的两个LSB。这可以获得22比特(7+7+8)分辨率DAC。 如本领域技术人员将理解的，附加级别可能引起延迟，但是这些可以使用传统设计方法和 本领域技术人员已知的计算机仿真工具来容易地表征。根据一个实施例，可以在反馈回路(出于示意目的，数字锁频环(“DFLL”)布置) 中使用根据一个或多个示例实施例的M比特0SA。根据一个实施例的M比特OSA DAC可以接收例如由传统ADC产生的M比特误差采样，M比特误差采样表示参考系统状态与检测到 的系统状态之间的差。OSA DAC响应于M比特误差采样产生系统控制电流，系统控制电流继 而被输入至系统。图10示出了由数字控制振荡器(DCO)模块1002形成的一个示例数字锁频环 (DFLL) 1000，该数字控制振荡器(DCO)模块1002具有数字控制输入1002A，并在1002B处输 出例如SOSC(on)的模拟振荡器信号，ω是弧度每秒，t是秒，数字信号Fra表示频率ω。 DCO 1002本身可以根据传统DCO架构和硬件来实现，即，具有接收数字控制输入的M比特 DAC，将数字控制输入转换成模拟控制信号(图10中未示出)，模拟控制信号可以被输入至 例如振荡器(图10中未示出)的电压或电流控制电抗元件(例如，变容二极管)，以产生具 有频率ω的信号，或者是被下分频(出于降低周期到周期抖动的目的)的ω的整数倍，并 且具有M比特ADC以产生i^Dar但是被修改以用根据图4的OSADAC来代替传统DAC。示意 示例频率是400MHz的内部DCO振荡器频率，被2下分频以产生200MHz的DFLL输出频率。如以下更详细描述的，根据这些示例实施例的OSA DAC所提供的上述移动单调范 围在如图10的DFLL布置中提供自我校正反馈，通过自我校正反馈DFLL锁定参考频率，即 使在高范围DAC(例如，图4的HR-HDAC 104)的LSB与低范围DAC(例如，LR-DAC 110)的 满量程不匹配的情况下，使得反馈回路的一次迭代可以获得DAC输出的非单调变化。继续参照图10，如上所述，DCO 1002可以是被修改以具有根据图4的OSA DAC的 传统DC0，具有8比特S比特HR-DAC 104和7比特R比特LR-DAC 110，具有一个比特的交 叠，因此具有十四(14)比特的DAC分辨率M。将数字FDCO信号反馈至1/FREF分频器1004， 1/FREF分频器1004例如可以是计数器(未示出)，可以通过加法器1008将数字FDCO信号 从N分频计数器中减去，以产生输入给加法器1010的一个端口(未分别编号)的差。将加 法器1010的输出(未分别编号)输入给延迟1012，并且将延迟的输出(未分别编号)输入 给DCO 1002的控制输入1002A，并且反馈给加法器1010，以与减法器1008所产生的差进行 求和。可以参照图6和7描述根据图10所示的示例DFLL 1000的DFLL的一个示例操作。首先参照图6，示出了一种极限情况十六进制“10”至十六进制“11”之间HR-HDAC 104的步长刚好是正常值的一半。这种较大失配会在根据示例实施例的OSA DAC的HR-DAC 104和LR-DAC 110的实现方式所设想的传统S比特和R比特DAC之间发生。如图6所示， 在该过渡处，移动单调范围解码器102从十六进制“10F1”移至十六进制“1171”。因此，模 拟输出示出了围绕LR-DAC 110的满量程的四分之一的较大下降。现在参照图10的DFLL示例1000，在图6处所示意的这种事件中，当回路1000闭合 时，这将输出调整至大约十六进制“ 11B1”，接近原始十六进制“ IOFl ”。由于输入至LR-DAC 110的十六进制“11B1”的十六进制值“Bi”在DAC 110的中心部分，因此图10的DFLL可 以围绕该点安全锁定。另一方面，DCO 1002的OSA DAC内的移动单调范围转换器102检测 到，十六进制“10F1”的原始操作点由于接近8比特段的结束不是DFLL进行锁定的安全点。 传统DFLL由于其具有传统分段DAC而不具有该特征，因此，如果发生如图6所示的失配，就 具有失配点处永久振荡的可能性。以上示例应用参照DFLL系统。然后，不存在对可以使用根据各个示例实施例的 OSA DAC的“系统”的范围的限制。作为示意示例，“系统”可以是伺服电动机。备选地，如
13ADC和DAC领域的技术人员在阅读整个公开时将理解的，“系统”可以是ADC，“误差”可以用 于校准ADC。尽管具体参照各个示例实施例的特定示例方面详细描述了各个示例实施例，但是 应当理解，本发明可以是其他实施例，并且其细节能够在各个方面进行修改。如对本领域技 术人员显而易见的，可以进行变型和修改，而同时保持本发明的精神和范围。相应地，上述公开、描述和附图仅出于示意目的，并不以任何方式限制仅由所附权 利要求限定的本发明。
权利要求
1.一种交叠分段M比特数模转换器(DAC)，用于接收M比特二进制输入Min并产生相应 DAC电流，所述交叠分段M比特DAC包括控制器(102)，接收Min，并响应于此，产生S比特高范围段二进制输入(104)和R比 特低范围段二进制输ΛΙ ΙΝ(108)，其中，R+S大于M，Sin的最高有效位具有2s1-1的二进制权 重，泸的二进制权重是Sin的最低有效位(LSB)的二进制权重的至少两倍；S比特高范围DAC (106)，被配置为接收Sin，并响应于此，产生以常数K与Sin比特的总 二进制权重成比例的高范围DAC电流；R比特低范围DAC(IlO)，被配置为接收Rin，并响应于此，产生以常数K与Rin比特的总 二进制权重成比例的低范围DAC电流；以及电流求和器(112)，将高范围DAC电流与低范围DAC电流相加，以产生所述电流。
2.根据权利要求1所述的交叠分段M比特数模转换器(DAC)，其中，所述控制器被配置 为，检测Min值内的过渡点(TRI)，并响应于此，将至少等于Sin的LSB位置的权重的过渡量 与^相加，并且从Rin中减去所述过渡量。
3.根据权利要求2所述的交叠分段M比特数模转换器(DAC)，其中，所述控制器被配置 为，检测Min值内的过渡点(TRI)，将所述过渡量与^相加，并且从Rin中减去所述过渡量， 使得Rin保持在给定操作范围内。
4.根据权利要求1所述的交叠分段M比特数模转换器(DAC)，其中，所述R比特低范围 DAC响应于全1的满量程R比特输入，产生满量程低范围电流FL，并且所述S比特高范围 DAC的电流输出响应于两个SinLSB的^变化，改变等于FL —半的量。
5.一种交叠分段M比特数模转换器(DAC)，包括解码器(102)，接收给定M比特数据，并产生S比特高段数据(104)和R比特低段数据 (108)；S比特子DAC(106)，将S比特高段数据转换成与S比特高段数据的二进制值成比例的 S电流；R比特子DAC(IlO)，将R比特低段数据转换成与R比特低段数据的二进制值成比例的 R电流；以及电流求和器(112)，接收R电流和S电流，并基于R电流和S电流的和，产生输出DAC电流，其中，S+R大于M，其中，编码器保持R比特低段二进制信号的值在不包括全1条件的给定范围内，以及编码器产生S比特高段二进制信号和R比特低段二进制信号，使得S比特高段二进制 信号和R比特低段二进制信号的和等于给定M比特二进制信号。
6.一种数字锁频环(1000)，包括数字受控振荡器(DCO) (1002)，被配置为接收M比特数字控制输入，并响应于此产生具 有频率FDCO的输出信号；反馈传感器(1004)，被配置为对输出信号进行采样，并且产生对FDCO值加以指示的反 馈数据；以及反馈控制器(1006、1008、1010、101 ，被配置为接收参考频率数据FREF，将FREF与 FDCO相比较，产生表示FREF与FDCO之间的差的误差数据，并且基于误差数据产生M比特数字控制输入，其中，DCO包括交叠分段M比特数模转换器(DAC) (100)，用于接收M比特数字控制数 据，并响应于此产生模拟控制数据；模拟振荡器，被配置为基于模拟控制信号产生具有频率 ω的模拟信号，所述交叠分段M比特DAC包括解码器(10 ，接收M比特数据，并产生S比特高段数据(104)和R比特低段数据 (108)；S比特子DAC(106)，将S比特高段数据转换成与S比特高段数据的二进制值成比例的 S电流；R比特子DAC(IlO)，将R比特低段数据转换成与R比特低段数据的二进制值成比例的 R电流；以及电流求和器(112)，接收R电流和S电流，并基于R电流和S电流的和，产生输出DAC电流，其中，S+R大于M，其中，编码器保持R比特低段二进制信号的值在不包括全1条件的给定范围内，以及 编码器产生R比特低段二进制信号和S比特高段二进制信号，使得S比特高段二进制 信号和R比特低段二进制信号的和等于给定M比特二进制信号。
7. 一种用于控制锁频环的方法，所述锁频环接收参考频率数据Fkef以产生输出信号 Sout，从而具有锁定至参考频率的频率，所述方法包括以下步骤 对Sout进行采样，产生指示Fra的反馈数据；基于所述反馈数据和所述Fkef产生指示Fra与Fkef之间的差的误差数据； 基于所述误差数据产生M比特数字受控振荡器(DCO)控制数据信号； 将所述M比特DCO控制数据转换成模拟DCO控制信号； 至少部分基于所述模拟DCO控制信号，产生给出频率的模拟振荡信号；以及 基于所述模拟振荡信号产生Sout，其中，将所述M比特DCO控制数据转换成模拟DCO控制信号包括 产生具有S比特高范围操作点和R比特低范围操作点的操作点 数据，其中S+R大于M，将S比特高范围操作点转换成高范围操作电流， 将R比特低范围操作点转换成低范围操作电流，以及 基于高范围操作电流和低范围操作电流的和，产生模拟DCO控制信号， 其中，与R比特低范围操作点的满量程值相对应的低范围操作电流是与一个最低有效 位(LSB)的S比特高范围操作点相对应的高范围操作电流的至少两倍，以及所述产生操作点数据的步骤产生S比特高范围操作点和R比特低范围操作点，以将R 比特操作点保持在R比特值的全跨度内的给定操作范围内。
全文摘要
本发明公开了一种控制器(102)，接收M比特输入，并响应于此，产生馈送S比特高范围DAC(106)的S比特高范围二进制数据(104)和馈送R比特低范围DAC(110)的R比特低范围数据(108)。控制器检测M比特输入内的过渡点(TRI)，并响应于此，将过渡数据与等于S比特数据的至少一个最低有效位的S比特数据相加，并且从等于过渡数据的R比特数据中减去数值。检测过渡点和过渡数据，并且在这些点处相加，以避免R比特数据的满量程值处的这种过渡。
文档编号H03M1/66GK102075191SQ201010585338
公开日2011年5月25日 申请日期2010年11月23日 优先权日2009年11月24日
发明者何波, 凯文·马胡提, 孟豪, 杨瑞, 田杰峰, 约翰尼·创理·李 申请人:Nxp股份有限公司