可配置数字模拟锁相环路的制作方法

专利名称：可配置数字模拟锁相环路的制作方法
技术领域：
本发明一般来说涉及锁相环路，且更具体来说涉及混合模拟数字锁相环路。
背景技术：
锁相环路(PLL)相对于參考信号产生信号。锁相环路电路基于參考信号与PLL输出信号的相位和/或频率的差而调整所述输出信号的频率。输出信号的频率基于所述差而増大或减小。因此，锁相环路为使用负反馈的控制系统。锁相环路用于例如收音机、电信电路，和计算机等电子装置以及其它装置中。PLL常使用谐振调谐式压控振荡器(VCO)来产生PLL输出信号。谐振调谐式VCO常包含电容性装置和谐振电感-电容(LC)电路。电容性装置通常包含具有电容的至少ー个可变电抗器，所述至少一个可变电抗器响应调谐电压以改变PLL输出信号的频率。
一些常规PLL包含ー个或ー个以上数字组件。此些PLL在ー些方面具有优于模拟环路的优点。令人遗憾的是，这些PLL也具有ー些缺点。因此，需要具有模拟和数字环路两者的优点的PLL。

发明内容
ー种锁相环路(PLL)装置可配置成模拟锁相环路和混合模拟数字锁相环路。在模拟模式中，至少连接相位检测器、模拟环路滤波器和压控振荡器(VCO)以形成模拟环路。在数字模式中，至少连接相位检测器、压控振荡器(VCO)、时间到数字转换器(TDC)、数字环路滤波器和数字到模拟转换器(DAC)以形成混合数字模拟环路。


图I为根据本发明的示范性实施例的混合模拟数字锁相环路装置(PLL装置)的框图。图2为PLL装置的框图，其中切换机构在数字模式期间配置滤波器元件以形成积分器。图3为连接到电荷泵和电流DAC的切换机构的示意说明，其中切换元件为晶体管。图4为在切换机构处于模拟模式中时形成的模拟环路滤波器的示意图。图5为在复数平面中的示范性环路滤波器的滤波器响应的图形表示。图6为在切換机构处于数字模式中时形成的积分器的示意图。图7为双重模式PLL的框图，所述双重模式PLL具有在參考路径中具有较低频率端ロ的两点调制。图8为双重模式PLL的框图，所述双重模式PLL具有在反馈路径中具有较低频率端ロ的两点调制。图9为双重模式PLL的框图，所述双重模式PLL具有在反馈路径中具有使用差量信号调制的较低频率端ロ的两点调制。
图10为根据本发明的示范性实施例的管理PLL装置的方法的流程图。图11为以模拟模式配置PLL装置的方法的流程图。图12为以数字模式配置PLL装置的方法的流程图。图13为具有电流源输出级的电流导引DAC的示意表示。图14为根据另ー配置的具有电流源输出级的电流导引DAC的示意表示。
图15为具有电流源输出级的示范性电流脉冲DAC的示意表示。
具体实施例方式词“示范性”在本文中用以表示“充当实例、例子或例证”。本文中描述为“示范性”的任何实施例不必被解释为比其它实施例优选或有利。图I为根据本发明的示范性实施例的可配置模拟数字锁相环路装置(PLL装置)100的框图。可使用装置、电路和/或代码的任何合适组合来实施參看图I所论述的功能块。因此，块的功能可以硬件、软件和/或固件实施。若干块的功能可由单个电路或装置执行，且描述为由单个块执行的功能可由若干装置或电路执行。PLL装置包含切换机构102，切换机构102将PLL装置100配置成模拟PLL，或配置成包含数字信号和组件以及模拟信号和组件的混合数字模拟PLL。当处于模拟模式中吋，PLL装置100配置成PLL环路，所述PLL环路至少包含相位检测器104、模拟环路滤波器106、压控振荡器(VCO) 108和反馈110。当处于数字模式中时，PLL装置100配置成混合数字模拟环路，以至少包含相位到数字转换器(roc) 112、数字环路滤波器114、数字到模拟转换器(DAC) 116、VCO 108和反馈110。在示范性实施例中，检测器117包含相位检测器104和PDC 112，其中I3DC 112由相位检测器104和时间到数字转换器(TDC)118形成。因此，检测器117在数字模式中被配置为数字检测器，且在模拟模式中被配置为模拟检测器。由检测器117所产生的校正信号120为在模拟模式中包含上行信号122和下行信号124的模拟信号。在数字模式期间，数字校正信号126由检测器112提供。在示范性实施例中，模拟校正信号120的模拟上行信号122和模拟下行信号124由TDC 118转换成数字数值，以形成数字校正信号126。在一些情况下，检测器117可使用其它方法来提供数字校正信号126。相位检测器104根据參考信号128与反馈108所提供的反馈信号130之间的相位差来产生上行信号122和下行信号124。当PLL装置100处于模拟模式中吋，电荷泵132基于上行信号122和下行信号124产生模拟环路信号134。电荷泵132和模拟环路滤波器106以具有虚线的块来说明，以指示这些块不用于数字模式中。在模拟模式中，不使用TDC118、数字滤波器114和DAC 116。切换机构102响应于控制信号136，以将PLL装置100配置成部分数字环路(混合数字模拟环路)或模拟环路。切换机构102包含至少ー个切換元件，所述至少一个切换元件在模拟模式期间启用通过模拟环路滤波器106的环路路径，且在数字模式期间启用包含数字环路滤波器114和DAC 116的环路路径。控制信号136可为改变值的单个信号，或控制信号可包含多个信号。在示范性实施例中，切换机构102在模拟模式中切断TDC 118和/或DAC 116的电源、断开其连接和/或以其它方式停用TDC 118和/或DAC 116。用于停用DAC 116的合适技术的实例包含撤回或以其它方式关断电流參考信号(下文在图13、图14和图15中所论述的IREF)，且将晶体管和开关设置到断开或高阻抗状态。在一些情况下，在数字模式期间或模拟模式期间可停用其它组件或断开其电源连接。在模拟模式期间，相位检测器104产生上行信号122和下行信号124，上行信号122和下行信号124使得电荷泵132产生模拟环路信号134。模拟环路滤波器106对模拟环路信号134滤波，以将VCO控制信号138提供到VCO 108。VCO控制信号138调整VCO输出信号140的频率。VCO输出信号140经由反馈110被反馈到相位检测器116。反馈110可通过分频、缩放或以其它方式处理VCO输出信号140来变更VCO输出信号140，以产生反馈信号130。反馈可视特定情况而在模拟模式中具有不同于数字模式的配置。举例来说，反馈中的分频器比率可在模式之间改变，其中在PLL从ー个模式切換到另ー模式吋，參考频率改变且/或VCO操作频率改变。
图2为PLL装置100的框图，其中切换机构102包含切换元件200，切换元件200在数字模式期间连接滤波器元件202、204、206以形成积分器208。在此实例中，DAC 116为包含电流源输出级210的电流DAC。合适的电流DAC的实例包含电流导引DAC和电流脉冲DAC0下文參看图13、图14和图15所作的论述描述电流DAC的实例。电流源输出级210提供模拟电流信号212。积分器208对电流信号212进行积分，以将VCO控制电压信号138提供到VCO 108。模拟环路滤波器106包含在数字模式期间配置成积分器208的至少ー个滤波器元件206。在模拟模式期间，滤波器元件206连接到其它滤波器元件202、204以形成模拟环路滤波器106。如下文所论述，例如，形成模拟环路滤波器106的部分的电容器可在数字模式期间连接到DAC 116的输出端且连接到接地端以形成积分器208。当处于模拟模式中时，模拟环路滤波器106具有根据PLL装置100的特定要求所选择的频率响应。当由复数平面中的极点零点图来表示时，合适响应的实例包含在原点具有第一极点、在第一频率处具有零点，且在大于所述第一频率的第二频率处具有第二极点。图2的实例中的反馈208包含分数N分频器214，所述分数N分频器214以ー个数值来除VCO输出信号，以产生到检测器的经适当分频的反馈信号130。如上文所论述，反馈不必在模式之间改变，但存在分频器比率可改变以适应VCO频率或參考信号频率的改变的情況。在图2的实例中，切换机构102响应于由控制器216所产生的控制信号136。控制器216为硬件、逻辑和/或代码的任何组合，其确定何时将PLL配置成数字模式与模拟模式，且可产生在数字模式中具有第一值且在模拟模式中具有第二值的控制信号136。如上文所论述，控制信号136可在一些情况下包含多个信号。因此，术语“第一控制信号值”和“第ニ控制信号值”至少包含单个控制信号的两个值和两个不同控制信号的值。控制器216可为处理器、微处理器，或执行对PLL装置100的管理功能的处理器布置。图3为连接到电荷泵132和电流DAC 116的切换机构102的示意说明，其中切换元件200为晶体管300。晶体管300连接到滤波器元件202、204、206，其中滤波器元件包含电阻器302、第一电容器304和第二电容器306。对于所述实例，晶体管300为N沟道场效晶体管(FET)。根据已知技术，可使用其它类型的晶体管。控制信号136在FET300的栅极处提供偏压，其中一个控制信号值使得FET 300形成到接地端308的连接以绕过电阻器302，且第二控制信号值导致高阻抗(即，开路)。高阻抗(开路)产生包含经由电阳器302连接到接地端308的第一电容器304的电路。因此，一个控制信号值连接滤波器元件以形成模拟环路滤波器106，且另ー控制信号值连接滤波器元件以形成积分器208。在下文中參看图4和图6而论述所述两个所形成电路。在大多数实施中，当控制信号在FET的栅极处提供偏压以形成到接地端的连接吋，FET串联电阻与电阻器相比相对小且等于或小于电容器中所固有的串联电阻。图4为在切换机构102将PLL装置100配置成模拟环路时形成的模拟环路滤波器106的示意图。任何数目个滤波器元件和配置可用于模拟环路滤波器106。在示范性实施例中，模拟环路滤波器106包含两个电容器304、306和电阻器302，以形成可在复数平面中表示为具有两个极点和ー个零点的滤波器响应。图5为在复数平面中的示范性环路滤波器的滤波器响应的图形表示500。滤波器响应包含原点处的第一极点502、第一频率处的零点504，和高于所述第一频率的第二频率处的第二极点506。 图6为在切换机构102将PLL装置100配置成混合数字模拟环路时形成的积分器208的示意图。第一电容器304与第二电容器306并联连接，以提供形成积分器208的并联电容。电容器304、306对由电流DAC所提供的电流信号212进行积分，以形成VCO控制信号 138。图7为可配置PLL装置100的框图，所述可配置PLL装置100具有在參考路径中具有较低频率端ロ 702的两点调制。PLL装置100如上文所描述可在数字模式与模拟模式之间切換。当处于数字模式中吋，两点调制可用以调制VCO输出信号140。两点调制端ロ 700包含较低频率端ロ 702和较高频率端ロ 704，其中较低频率端ロ 702通过如下数据信号分量来提供调制其频率比用于经由较高频率端ロ 704进行调制的数据信号分量的频率低。对于图7的实例，较低频率端ロ 702是在參考信号路径内。数据信号输入数据信号706在相位检测器之前与參考信号組合。可使用任何已知技术来组合数据信号706与參考信号128。用于组合信号的合适技术的实例包含使用混频器以将參考信号与数据信号混频，或使用调制器来以数据信号调制參考信号。可使用其它技术来组合信号。在多种情况下，例如，可使用求和器来组合信号。较高频率端ロ 704将输入数据706与由数字环路滤波器114所提供的数字滤波器输出信号708组合。在示范性实施例中，所述两个信号由求和器710组合。数据信号706可在注入到较低频率端ロ 702和/或较高频率端ロ 704中之前被处理。图8为双重模式PLL的框图，所述双重模式PLL具有在反馈路径中具有较低频率端ロ 802的两点调制。PLL装置100如上文所描述可在数字模式与模拟模式之间切換。当处于数字模式中吋，两点调制可用以调制VCO输出信号140。两点调制端ロ包含较高频率端ロ 704和较低频率端ロ 802，其中较低频率端ロ 802通过如下数据信号分量来提供调制其频率比用于经由较高频率端ロ 704进行调制的数据信号分量的频率低。对于图8的实例，较低频率端ロ 802是在反馈路径内。数据信号706用以变更反馈信号130。用于实施较低频率端ロ 802的合适技术的实例包含使用积分三角调制器。參看图9进ー步详细论述此实施的实例。较高频率端ロ 704将输入数据706与由数字环路滤波器114所提供的数字滤波器输出信号708组合。在示范性实施例中，所述两个信号由求和器710组合。数据信号706可在注入到较低频率端ロ 802和/或较高频率端ロ 704中之前被处理。图9为根据示范性实施例的PLL装置900的框图，PLL装置900包含在反馈110路径中具有积分三角调制较低频率端ロ 902的两点调制。输入相位数据706应用到PLL中的两个点，从而产生从输入相位数据到调制VCO输出的全通转移函数。较低频率调制端ロ 902处于反馈分频器三角积分调制器904的输入端处。反馈110包含分数N分频器214。通过使得反馈分频比随输入相位数据而变化，将PLL的带宽内的输入相位调制转移到VCO输出140。较高频率调制端ロ 704应用到増益调适和正规化装置906。増益调适和正规化装置906测量输入到数字环路滤波器114的相位误差，以估计电流模式DAC116、模拟积分器208和VCO电压对频率增益的实际模拟增益与预期模拟增益之间的变化，且将比例因数应用到输入相位数据706。在组合器908中组合包含相位数据的增益调整信号与数字环路滤波器114的输出。此操作形成高频率调制路径，所述高频率调制路径将PLL的带宽外的输入相位调制转移到VCO输出140。在一些情况下，在使应用到增益调适和正规化装置906的输入相位数据与滤波器输出相加之前，以数字方式对所述输入相位数据进行微分。举例来说，如在与本申请案同时申请的相关申请案中所论述，数字微分可包含于数字环路滤波器114中以补偿由积分器208执行的模拟积分。在此布置中，在使应用到増益调适和正规化装置906的输入相位数据与以数字方式微分的数字滤波器输出相加之前，以数字方式对所述输入相位数据进行微分。 较高频率端ロ 704将输入数据706与由数字环路滤波器114所提供的数字滤波器输出信号708组合。在示范性实施例中，所述两个信号通过加法而组合。数据信号可在注入到较低频率端口和/或较高频率端ロ中之前被处理。图10为根据本发明的示范性实施例的管理PLL装置100的方法的流程图。可使用硬件、软件和/或固件的任何组合来实施所述方法。在示范性实施例中，控制器216产生(多个)控制信号136以管理PLL装置100的组件。在步骤1002处，至少连接相位检测器104、模拟环路滤波器106和压控振荡器(VCO) 108，来以模拟模式配置PLL装置100以形成模拟环路。在示范性实施例中，切换机构102连接PLL装置100的组件以形成模拟锁相环路。切换机构102响应于控制信号136以将装置组件连接且配置成模拟环路。如上文所述，合适的切换机构102的实例包含例如FET300等切换元件200。在步骤1004处，确定PLL装置100是否应以数字模式配置。当使用数字滤波器优于使用模拟环路滤波时，选择数字模式。在示范性实施例中，当PLL用于信号传输且应用两点调制吋，或当消除信号被注入到两点调制端ロ中以减少杂波或噪声时，选择数字模式。如果确定应将PLL装置100切換到数字模式，则所述方法在步骤1006处继续。否则，所述方法返回到步骤1004来继续监视系统以确定是否应进行切換。在步骤1006处，至少连接相位检测器104、时间到数字转换器(TDC) 118、数字环路滤波器114、数字到模拟转换器(DAC) 116和VCO 108，来以数字模式配置PLL装置100以形成混合数字模拟环路。在示范性实施例中，切换机构102连接PLL装置100的组件以形成混合数字模拟锁相环路，其中所述环路的一部分使用数字信号操作且所述环路的一部分使用模拟信号操作。切换机构102响应于控制信号136以将装置组件连接且配置成混合数字模拟环路。在步骤1008处，确定PLL装置100是否应以模拟模式配置。当不宣使用数字滤波时，选择模拟模式。在示范性实施例中，当PLL将不用于信号传输时(其中应用两点调制)，或当消除信号被注入到两点调制端口中以减少杂波或噪声时，确定PLL装置100应以模拟模式配置。如果确定应将PLL装置100切換到模拟模式，则所述方法返回到步骤1002。否贝1J，所述方法返回到步骤1002来继续监视系统以确定是否应进行切換。图11为以模拟模式配置PLL装置的方法的流程图。因此，參看图11所论述的方法提供用于执行图10的步骤1002的示范性方法。在步骤1102处，停用TDC 118。在示范性实施例中，TDC 119被关断或以其它方式加以控制，以减少或除去功率消耗。切换机构102可包含将电源连接到TDC 118或将电源从TDC 118断开连接的晶体管或其它切换元件。在TDC包含用于控制功率消耗的切换电路的情况下，针对本文中的论述可将此电路视作切换机构102的部分。控制器216将信号提供到切換机构以停用TDC 118。在示范性实施例中，通过阻止上行信号和下行信号进入TDC来停用TDC。合适技术的实例包含指引信号通过一対“与(AND)”门或多路复用器(MUX)，使得在TDC启用模式中，AND或MUX的输出为UP和DN，且在电荷泵启用模式中，AND或MUX的输出被设置到“O”以使得到TDC的UP和DN输入无转变，即使来自PFD的UP和DN输出正在双态触发也如此。此布置可在UP和DN两者由PFD产生为低电平时通过切换模式来实现，且在TDC被停用时通过使TDC环式振荡器VDD崩溃来实现。此将避免使TDC处于如下状态中即使TDC没有在使用，也会因为环式振荡器运行而消耗功率。在步骤1104处，连接多个滤波器元件202、204、206以形成模拟环路滤波器106。响应于控制信号136，ー个或ー个以上切换元件200在滤波器元件202、204、206之间建立电连接，以在电荷泵132与VCO 108之间形成模拟环路滤波器104。在示范性实施例中，FET300提供跨越电阻器302的开路，以产生两极点、单零点滤波器。在步骤1106处，在相位检测器104与模拟环路滤波器106之间连接电荷泵132。响应于控制信号136，切换机构102连接电荷泵132。在示范性实施例中，切换机构启动电路以将偏压电流施加到电荷泵，此允许PFD上行和下行信号控制电荷泵输出开关，所述开关将电流从电荷泵导引到环路滤波器。在一些情况下，单个切換元件200可连接多个组件，以执行将PLL装置100配置成模拟环路的多个步骤。举例来说，形成模拟环路滤波器106也可导致连接电荷泵。图12为以数字模式配置PLL装置100的方法的流程图。步骤1202、1204和1206提供用于执行图10的步骤1006的实例程序。步骤1208为參看图10所论述的方法的在PLL装置100配置成混合数字模拟环路时所执行的额外步骤。在步骤1202处，启用TDC 118。在示范性实施例中，TDC通过允许来自PFD的上行信号和下行信号进入TDC而被启用。在步骤1204处，断开连接电荷泵132。在数字模式期间，通过阻止偏压电流施加到电荷泵和阻止PFD上行和下行信号使得始終迫使电荷泵输出开关断开，从而使电荷泵输出显现为高阻抗而与积分电容器并联，来关断电源。在步骤1206处，连接多个滤波器元件202、204、206以在DAC与VCO之间形成积分
器。在示范性实施例中，FET产生跨越电阻器302的短路，以将电容器直接连接到接地端。两个电容器产生形成积分器的并联电容。 在步骤1208处，经由两点调制端ロ调制VCO输出信号140。在示范性实施例中，两点调制端ロ包括较高频率端口和较低频率端ロ，其中较低频率端ロ连接于反馈路径内且使用积分三角调制。较高频率端ロ连接于数字环路滤波器与DAC之间。在一些情况下，可使用其它两点调制技术。举例来说，较低频率端ロ可与參考信号路径连接，使得数据信号与參考信号组合。上文中參看图10、图11和图12所描述的方法步骤可以按照不同于所描述的次序执行。描述为以单个步骤执行的任务可由其它步骤部分地执行。因此，描述为以单个步骤执行的任务在ー些情形中可由多个步骤执行。此外，一些步骤可包含可由未展示的额外步骤执行的若干任务。图13为具有电流源输出级1302的电流导引DAC 1300的示意表示。对于所述实例，数字输入字为DI〈n:0>。MY指示PMOS晶体管之间的相对大小，且MX指示NMOS晶体管之间的相对大小。Iref为输入电流偏压。示范性电流源输出级1302是使用例如晶体管等有源装置来实施。參看图13所论述的输出级包含具有參考输入NMOS晶体管1306的电流镜1304，其中參考输入NMOS晶体管1306的源极连接到接地端1308。输入參考NMOS晶体管的漏极与栅极连接到參考电流输入1310。參考输入NMOS晶体管1306在漏极和栅极节点处产生參考电压。參考电压耦合到多个NMOS晶体管1312到1316的栅极。在一些情形中，多个NMOS晶体管1313到1316使源极连接到接地端，且使漏极各自个别地连接到NMOS微分对1317到1320的源极。每ー微分对的ー个漏极输出连接到DAC输出1322，且另ー漏极输出可连接到例如电源1324等转储节点。DAC输出1322通过PMOS电流镜1328的PMOS电流源1326加偏压。PMOS电流镜包含电流源1326和參考装置1330，其中当所有电流源皆切换到输出1322吋，电流源1326提供可由NMOS电流源1312到1316提供的最大电流的一半。通过程序设计对微分对的栅极输入，根据程序设计了多少NMOS电流源到微分对输出而切换到DAC输出1322来设置DAC输出值。图14为根据另ー配置的具有电流源输出级1402的电流导引DAC 1400的示意表示。对于此实例，每ー微分对1317到1320的ー个漏极输出直接连接到DAC输出1322，且另一漏极输出连接到PMOS电流镜1328的參考装置1330。PMOS电流镜的装置的源极连接到正电源1324。參考装置1330的栅极和漏极皆连接到NMOS微分对晶体管的漏极，所述漏极不直接连接到DAC输出1322。将产生于PMOS电流镜參考装置1130的栅极上的电压施加到使漏极连接到DAC输出1322的PMOS电流源晶体管1326。因此，取决于DAC数字输入字的值，DAC输出1322可流出负的或正的电流。图15为具有电流源输出级1502的示范性电流脉冲DAC 1500的示意表示。对于所述实例，数字输入字为DI〈n:0>，且正负号比特用以指示经滤波的相位误差是正或是负的。所有晶体管具有相同的宽度/长度比。电流源输出级1502实施为单个NMOS晶体管1502，其中漏极连接到DAC输出1504， 栅极连接到通过将參考电流1506施加到NMOS晶体管1508(其源极连接到接地端1308)的漏极和栅极所产生的參考电压，且源极连接到开关1510(其连接到接地端1308)。通过脉冲接通和脉冲断开开关1510等于DAC输入字DI〈n: 0>的次数而程序设计DAC输出值。将补充电流源输出级1512实施为单个PMOS晶体管1512，其中漏极连接到DAC输出1504，栅极连接到通过将NMOS參考电流的拷贝施加到PMOS晶体管1516 (其源极连接到正电源1324)的漏极和栅极所产生的參考电压1514，且源极连接到开关1518(其连接到正电源1324)。通过DAC输入字的正负号比特来选择使NMOS 1502或PMOS电流源1504在作用中。如果输入字无正负号，则可将DAC输入的最高有效位用作正负号比持。环式振荡器1520驱动脉冲计数器1522，计数器1522的输出驱动数字比较器1524，所述数字比较器1524比较所述计数与DAC数字输入字，或数字输入字减去最高有效位(针对无正负号的DAC数字输入字来说)。当计数小于DAC数字输入字时，逻辑电路1526将环式振荡器信号应用耦合到NMOS电流源晶体管1502或PMOS电流源晶体管1512的源极中的开关1502、1510的栅极控制，且针对每ー环式振荡器周期产生ー个相等的电流脉沖。当计数超过DAC数字输入字吋，阻止环式振荡器信号施加到NMOS或PMOS电流源开关晶体管的栅极控制。每ー參考周期一旦开始就将计数器复位到零，从而允许下ー个DAC输入字转换为模拟电流输出样本。在一些情况下，来自比较器输出的连接将启用信号提供到快速环式振荡器，以使得在计数到所需数目个脉冲之后停用所述振荡器。用于此实例的DAC输出为一系列电流脉冲，其中每样本的脉冲的总数等于DAC输入字。 用于在模拟模式期间停用DAC的合适技术的实例包含停用偏压电流信号(IREF)，且将由DI〈n:0>控制的所有开关以及FET 1510、1518设置到断开或高阻抗状态。所属领域的技术人员应理解，可使用多种不同技艺和技术中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子，或其任何组合来表示可能贯穿以上描述而引用的数据、指令、命令、信息、信号、比特、符号和码片。所属领域的技术人员应进一歩了解，结合本文中所掲示的实施例而描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或电子硬件与计算机软件两者的组合。为了清楚地说明硬件与软件的此可互換性，上文已大体上在功能性方面描述各种说明性组件、块、模块、电路和步骤。此功能性是实施为硬件还是软件取决于特定应用和外加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以变化的方式实施所描述的功能性，但不应将此些实施决策解释为导致脱离本发明的范围。可通过通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或经设计以执行本文中所描述的功能的其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合来实施或执行结合本文中所掲示的实施例而描述的各种说明性逻辑块、模块和电路。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的ー个或ー个以上微处理器，或任何其它此类配置。结合本文中所掲示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中，或两者的组合中。软件模块可驻存于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可抽换式磁盘、CD-ROM，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代例中，存储媒体可集成到处理器。处理器和存储媒体可驻存于ASIC中。ASIC可驻存于用户终端中。在替代例中，处理器和存储媒体可作为离散组件而驻存于用户终端中。提供所掲示的实施例的先前描述以使所属领域的技术人员能够制作或使用本发明。这些实施例的各种修改对于所属领域的技术人员来说将显而易见，且在不脱离本发明的精神或范围的情况下，本文所定义的一般原理可应用到其它实施例。因此，本发明并不希望限于本文中所展示的实施例，而应符合与本文中所掲示的原理和新颖特征相一致的最广 泛范围。
权利要求
1.ー种锁相环路PLL装置，其包括 相位检测器； 模拟环路滤波器； 压控振荡器； 时间到数字转换器TDC ； 数字环路滤波器； 数字到模拟转换器DAC;以及 切换机构，其响应于第一控制信号值以将所述PLL装置配置成包括所述相位检测器、所述模拟环路滤波器和所述VCO的模拟环路，且响应于第二控制信号值以将所述PLL装置配置成包括所述相位检测器、所述TDC、所述DAC和所述VCO的混合数字模拟环路。
2.根据权利要求I所述的PLL装置，其中所述切换机构在所述PLL装置配置成所述模拟环路时停用所述TDC。
3.根据权利要求I所述的PLL装置，其中所述模拟环路滤波器包括多个滤波器元件，且所述切换机构包括切換元件，所述切换元件经配置以在所述PLL装置以混合数字模拟模式配置时连接所述多个滤波器元件以在所述DAC与所述VCO之间形成积分器。
4.根据权利要求I所述的PLL装置，其中所述DAC包括电流源输出级，所述电流源输出级在所述PLL装置配置成所述混合数字模拟环路时连接到所述积分器。
5.根据权利要求3所述的PLL装置，其中所述切换元件经配置以在所述PLL装置配置成所述模拟环路时连接所述多个滤波器元件以形成所述模拟环路滤波器。
6.根据权利要求5所述的PLL装置，其中所述切换元件经配置以连接所述多个滤波器元件以形成具有响应的所述模拟环路滤波器，所述响应包括原点处的第一极点、第一频率处的零点和大于所述第一频率的第二频率处的第二极点。
7.根据权利要求5所述的PLL装置，其进ー步包括在所述PLL装置配置成所述模拟环路时连接于所述相位检测器与所述模拟环路滤波器之间的电荷泵。
8.根据权利要求7所述的PLL装置，其中所述切换机构在所述PLL装置配置成所述混合数字模拟环路时停用所述电荷泵。
9.根据权利要求3所述的PLL装置，其进ー步包括两点调制端ロ，所述两点调制端ロ包括用于将数据信号与所述相位检测器所接收的參考信号组合的较低频率调制端ロ，和用于将所述数据信号与所述数字滤波器所提供的数字滤波器输出信号组合的较高频率端ロ。
10.根据权利要求3所述的PLL装置，其进ー步包括两点调制端ロ，所述两点调制端ロ包括用于将数据信号与所述VCO与所述相位检测器之间的反馈所提供的反馈信号组合的较低频率调制端ロ，和用于将所述数据信号与所述数字滤波器所提供的数字滤波器输出信号组合的较高频率端ロ。
11.根据权利要求10所述的PLL装置，其中所述较低频率调制端ロ使用积分三角调制。
12.—种锁相环路PLL装置，其包括 相位检测器装置，其用于检测相位差； 模拟环路滤波器装置，其用于模拟环路滤波； 压控振荡器VCO装置，其用于产生VCO信号； 时间到数字转换器TDC装置，其用于将时间段转换成数字数值；数字环路滤波器装置，其用于数字滤波； 数字到模拟转换器DAC装置，其用于将数字信号转换成模拟信号；以及 切換装置，其用于响应于第一控制信号将所述PLL装置配置成模拟环路，所述模拟环路包括所述相位检测器装置、所述模拟 环路滤波器装置和所述VCO装置，且用于响应于第ニ控制信号将所述PLL装置配置成混合数字模拟环路，所述混合数字模拟环路包括所述相位检测器装置、所述TDC装置、所述DAC装置和所述VCO装置。
13.根据权利要求12所述的PLL装置，其中所述切换装置用于在所述PLL装置配置成所述模拟环路时停用所述TDC装置。
14.根据权利要求12所述的PLL装置，其中所述模拟环路滤波器装置包括多个滤波器元件装置，且所述切換装置包括切換元件装置，所述切换元件装置经配置以连接所述多个滤波器元件装置以形成用于对所述DAC装置所产生的电流信号进行积分的积分器装置，所述积分器装置在所述切换装置将所述PLL装置配置成所述混合数字模拟环路时连接于所述DAC装置与所述VCO装置之间。
15.根据权利要求14所述的PLL装置，其中所述DAC装置包括电流源输出级装置，所述电流源输出级装置在所述PLL装置配置成所述混合数字模拟环路时连接到所述积分器装置。
16.根据权利要求14所述的PLL装置，其中所述切换元件装置经配置以在所述PLL装置配置成所述模拟环路时连接所述多个滤波器元件装置以形成所述模拟环路滤波器装置。
17.根据权利要求16所述的PLL装置，其中所述切换元件装置经配置以在所述PLL装置配置成所述模拟环路时连接所述多个滤波器元件装置以形成具有响应的所述模拟环路滤波器装置，所述响应包括原点处的第一极点、第一频率处的零点和大于所述第一频率的第二频率处的第二极点。
18.根据权利要求16所述的PLL装置，其进ー步包括电荷泵装置，所述电荷泵装置用于基于所述相位检测器装置所提供的模拟校正信号来产生模拟环路信号，所述电荷泵装置在所述PLL装置配置成所述模拟环路时连接于所述相位检测器装置与所述模拟环路滤波器装置之间。
19.根据权利要求18所述的PLL装置，其中所述切换装置用于在所述PLL装置配置成所述混合数字模拟环路时停用所述电荷泵。
20.根据权利要求14所述的PLL装置，其进ー步包括用于调制VCO输出信号的两点调制装置，所述两点调制装置包括用于将数据信号与所述相位检测器装置所接收的參考信号组合的较低频率调制端口装置，和用于将所述数据信号与所述数字滤波器装置所提供的数字滤波器输出信号组合的较高频率调制端口装置。
21.根据权利要求14所述的PLL装置，其进ー步包括调制所述VCO输出信号的两点调制装置，所述两点调制装置包括用于将数据信号与所述VCO装置与所述相位检测器装置之间的反馈装置所提供的反馈信号组合的较低频率调制端口装置，和用于将所述数据信号与 >所述数字滤波器装置所提供的数字滤波器输出信号组合的较高频率端口装置。
22.根据权利要求21所述的PLL装置，其中所述较低频率端口装置使用积分三角调制。
23.一种用于管理锁相环路的方法，所述方法包括 响应于第一控制信号值，至少连接相位检测器、模拟环路滤波器和压控振荡器VCO以将PLL装置配置成模拟环路； 响应于第二控制信号值，至少连接所述相位检测器、时间到数字转换器TDC、数字环路滤波器、数字到模拟转换器DAC和所述VCO以将所述PLL装置配置成混合数字模拟环路。
24.根据权利要求23所述的方法，其中用以形成所述模拟环路的所述连接包括停用所述 TDC。
25.根据权利要求24所述的方法，其中用以形成所述混合数字模拟环路的所述连接包括连接所述模拟环路滤波器的多个滤波器元件以在所述DAC与所述VCO之间形成积分器。
26.根据权利要求25所述的方法，其中用以形成所述混合数字模拟环路的所述连接包括将所述DAC中的电流源输出级连接到所述积分器。
27.根据权利要求26所述的方法，其中用以形成所述混合数字模拟环路的所述连接包 括停用电荷泵。
28.根据权利要求25所述的方法，其中用以形成所述模拟环路的所述连接包括连接所述多个滤波器元件以形成所述模拟环路滤波器。
29.根据权利要求28所述的方法，其中连接所述多个滤波器元件以形成所述模拟环路滤波器包括连接所述多个滤波器元件以形成具有响应的所述模拟环路滤波器，所述响应包括原点处的第一极点、第一频率处的零点和大于所述第一频率的第二频率处的第二极点。
30.根据权利要求25所述的方法装置，其中用以形成所述模拟环路的所述连接进ー步包括在所述相位检测器与所述模拟环路滤波器之间连接电荷泵。
31.根据权利要求25所述的方法，其进ー步包括经由两点调制端ロ调制所述VCO的VCO输出信号，所述两点调制端ロ包括用于将数据信号与所述相位检测器所接收的參考信号组合的较低频率调制端ロ，和用于将所述数据信号与所述数字滤波器所提供的数字滤波器输出信号组合的较高频率调制端ロ。
32.根据权利要求25所述的方法，其进ー步包括经由两点调制端ロ调制所述VCO的VCO输出信号，所述两点调制端ロ包括用于将数据信号与所述相位检测器经由反馈从所述VCO所接收的反馈信号组合的较低频率调制端ロ，和用于将所述数据信号与所述数字滤波器所提供的数字滤波器输出信号组合的较高频率调制端ロ。
33.根据权利要求32所述的方法，其中所述较低频率调制端ロ使用积分三角调制。
34.一种编码有计算机可执行指令的计算机可读媒体，所述计算机可执行指令的执行用干 响应于第一控制信号值，至少连接相位检测器、模拟环路滤波器和压控振荡器VCO以将PLL装置配置成模拟环路； 响应于第二控制信号值，至少连接所述相位检测器、时间到数字转换器TDC、数字环路滤波器、数字到模拟转换器DAC和所述VCO以将所述PLL装置配置成混合数字模拟环路。
35.根据权利要求34所述的计算机可读媒体，其中用以形成所述模拟环路的所述连接包括停用所述TDC。
36.根据权利要求34所述的计算机可读媒体，其中用以形成所述混合数字模拟环路的所述连接包括连接所述模拟环路滤波器的多个滤波器元件以在所述DAC与所述VCO之间形成积分器。
37.根据权利要求36所述的计算机可读媒体，其中用以形成所述混合数字模拟环路的所述连接包括将所述DAC中的电流源输出级连接到所述积分器。
38.根据权利要求37所述的计算机可读媒体，其中用以形成所述混合数字模拟环路的所述连接包括停用电荷泵。
39.根据权利要求36所述的计算机可读媒体，其中用以形成所述模拟环路的所述连接包括连接所述多个滤波器元件以形成所述模拟环路滤波器。
40.根据权利要求39所述的计算机可读媒体，其中连接所述多个滤波器元件以形成所述模拟环路滤波器包括连接所述多个滤波器元件以形成具有响应的所述模拟环路滤波器，所述响应包括原点处的第一极点、第一频率处的零点和大于所述第一频率的第二频率处的第二极点。
41.根据权利要求36所述的计算机可读媒体，其中用以形成所述模拟环路的所述连接进ー步包括在所述相位检测器与所述模拟环路滤波器之间连接电荷泵。
42.根据权利要求36所述的计算机可读媒体，其进ー步包括经由两点调制端ロ调制所述VCO的VCO输出信号，所述两点调制端ロ包括用于将数据信号与所述相位检测器所接收的參考信号组合的较低频率调制端ロ，和用于将所述数据信号与所述数字滤波器所提供的数字滤波器输出信号组合的较高频率调制端ロ。
43.根据权利要求36所述的计算机可读媒体，其进ー步包括经由两点调制端ロ调制所述VCO的VCO输出信号，所述两点调制端ロ包括用于将数据信号与所述相位检测器经由反馈从所述VCO所接收的反馈信号组合的较低频率调制端ロ，和用于将所述数据信号与所述数字滤波器所提供的数字滤波器输出信号组合的较高频率调制端ロ。
44.根据权利要求43所述的计算机可读媒体，其中所述较低频率调制端ロ使用积分三角调制。
全文摘要
一种锁相环路PLL装置可配置成模拟锁相环路和混合模拟数字锁相环路。在模拟模式中，至少连接相位检测器、模拟环路滤波器和压控振荡器VCO以形成模拟环路。在数字模式中，至少连接所述相位检测器、所述压控振荡器VCO、时间到数字转换器TDC、数字环路滤波器和数字到模拟转换器DAC以形成所述混合数字模拟环路。
文档编号H03L7/093GK102648581SQ201080055240
公开日2012年8月22日 申请日期2010年12月7日 优先权日2009年12月7日
发明者加里·J·巴兰坦, 布尚·S·阿苏瑞, 杰里米·D·邓恩沃思 申请人:高通股份有限公司