专利名称：一种tap接口优化电路的制作方法
技术领域：
本发明涉及一种TAP接口优化电路，可用于各种具有标准边界扫描功能的电路中，尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说更具适用性。
背景技术：
传统的边界扫描电路基本都是在IEEE 1149. 1标准的基础上实现的，一些基于 IEEE 1149. 4、IEEE 1149. 5、IEEE 1149. 6、IEEE 1532 等标准所实现的电路也是以 IEEE 1149. 1标准为基础，应用于不同领域而又各具特色的边界扫描电路。它们都采用四个或者五个PIN脚结构的TAP接口，包括测试数据输出信号TD0、测试模式选择信号TMS、测试时钟信号TCK、测试数据输入信号TDI以及可选的测试复位信号(异步复位信号)TRST。如图1 所示，JTAG控制器通过五个PIN脚实现对目标IC中边界扫描电路的访问。但是，由于现今的大多数系统皆整合多个IC，并有严格的尺寸限制，因此，必须尽最大可能减少PIN脚及信号控制线数目以便达到加入其它功能PIN脚和(或者)降低封装成本的目的，最终帮助设计人员达到目标IC体积外型的设计目标。而现有的四个或者五个 PIN脚结构的TAP接口电路在结构上并不能满足要求。目前为止，业界已经存在一些TAP (Test Access Port)接口优化技术。新的边界扫描标准IEEE 1149. 7于2009年第二季发布，它在IEEE 1149. 1标准的基础上通过一种非常复杂的方式实现了将PIN脚数目压缩至两个的目的，但是，接口转换及控制电路过于复杂，硬件开销比较大，必要时还需要引入特定功能的外围设备才能完全实现测试及调试的目的，在性能上不易满足要求。
发明内容
本发明的技术解决问题是克服现有技术的不足之处，提供一种新的相对简单的 TAP接口优化电路，使得在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至两个或者三个。本发明的技术解决方案是一种TAP接口优化电路，包括发送端214和接收端215，所述发送端214又包括 JTAG控制器102、第一寄存器201、第二寄存器202、与门203和第一双向传输电路204 ；所述接收端215又包括边界扫描电路103、上电复位电路210、复位同步电路211、控制逻辑212、 第二双向传输电路205、第一捕获寄存器206、第二捕获寄存器207、第一更新寄存器208、第二更新寄存器209、TAP状态机213和上拉电路216 ；JTAG控制器102输出测试数据输出信号和测试模式选择信号，依次作为第一寄存器201和第二寄存器202的数据输入，JTAG控制器102输出的异步复位信号同时连接到第一寄存器201的复位端、第二寄存器202的置位端和与门203的一个输入端；外部时钟信号同时连接到第一寄存器201的时钟端、第二寄存器202的时钟端、与门203的另一个输入端、复位同步电路211、控制逻辑212、第一捕获寄存器206和第二捕获寄存器207的时钟端；与门203的输出作为JTAG控制器102的测试时钟信号；第一寄存器201的输出作为第一双向传输电路204的输入信号，第一双向传输电路204实现与第二双向传输电路205之间的数据交换和传输，第一双向传输电路204的输出信号作为JTAG控制器102的测试数据输入信号；第二寄存器202的输出信号作为所述发送端214的测试模式选择信号输出给接收端215;在接收端215中，上拉电路216将输入的测试模式选择信号上拉到高电平之后送入复位同步电路211和第二捕获寄存器207 ；上电复位电路210为复位同步电路211提供上电复位脉冲，复位同步电路211还接收TAP状态机213提供的同步复位信号，TAP状态机 213输出的同步复位信号同时还输入给控制逻辑212、第一更新寄存器208的复位端和第二更新寄存器209的置位端；复位同步电路211输出使能信号给控制逻辑212，同时还输出异步复位信号给TAP状态机213和边界扫描电路103 ；第二双向传输电路205接收TAP状态机213输出的使能信号和边界扫描电路103 的测试数据输出信号，第二双向传输电路205的输出信号送入第一捕获寄存器206 ；第一捕获寄存器206和第二捕获寄存器207的输出分别连接到第一更新寄存器208和第二更新寄存器209的数据输入端；控制逻辑212输出更新时钟信号给第一更新寄存器208和第二更新寄存器209，同时还输出测试时钟信号给边界扫描电路103 ；第一更新寄存器208和第二更新寄存器209的输出信号分别作为边界扫描电路103的测试数据输入信号和测试模式选择信号。所述第一双向传输电路204包括缓冲器601、电阻605和第一电压比较电路603， 所述第二双向传输电路205包括三态缓冲器602、电阻606和第二电压比较电路604 ；第一双向传输电路204的输入信号同时送入缓冲器601和第一电压比较电路603 中，缓冲器601的输出经过电阻605之后连接到第一电压比较电路603，同时作为数据交换信号送入第二双向传输电路205中的电阻606和第二电压比较电路604中；第一电压比较电路603根据所述数据交换信号决定输出高电平、低电平或者第一双向传输电路204的输入信号的反信号；电阻606的另一端连接到三态缓冲器602的输出，三态缓冲器602的三态控制端连接输入的使能信号，三态缓冲器602的输入端连接来自边界扫描电路103的测试数据输出信号，第二电压比较电路604根据数据交换信号决定输出高电平、低电平或者所述边界扫描电路103的测试数据输出信号的反信号。所述电阻605和电阻606的阻值相同，所述缓冲器601和三态缓冲器602的驱动能力相同。所述控制逻辑212包括与门302、与门303和或门301 ；外部时钟信号输入到与门 303的输入端，其反信号输入到与门302的输入端；复位同步电路211提供的使能信号和 TAP状态机213输出的同步复位信号同时输入到或门301的两个输入端，或门301的输出端同时连接到两个与门作为两个与门的输入，与门302的输出即为更新时钟信号，与门303的输出即为给边界扫描电路103的测试时钟信号。所述复位同步电路211包括状态机501和寄存器502 ；状态机501的四个输入分别为经过上拉电路216处理之后的测试模式选择信号、 上电复位脉冲、外部时钟信号和同步复位信号；外部时钟信号的反信号还输入到寄存器502的时钟端，上电复位脉冲还输入到寄存器502的复位端；状态机501的一个输出为异步复位信号，另一个输出CE通过寄存器502输出作为控制逻辑212的使能信号；所述状态机501的状态转移关系为在外部时钟信号的作用下，若上电复位脉冲有效或者同步复位信号为低电平时， 状态机501由状态503进入状态504 ；进入状态504之后，若所述经过上拉电路216处理之后的测试模式选择信号为低电平时，由状态504进入状态505 ；进入状态505之后，若所述经过上拉电路216处理之后的测试模式选择信号为低电平时，进入状态506，反之则返回状态504 ；进入状态506之后，若所述经过上拉电路216处理之后的测试模式选择信号为低电平时，返回状态504，反之则进入状态507 ；进入状态507之后，若所述经过上拉电路216处理之后的测试模式选择信号为高电平时，进入状态508，反之则返回状态504 ；进入状态508 之后，若同步复位信号为高电平，则进入到初始状态，即状态503;所述状态503为初始状态，即状态机501输出的CE为低电平，当同步复位信号为高电平时，继续保持初始状态不变；所述状态504 接收所述经过上拉电路216处理之后的测试模式选择信号，输出的异步复位信号为低电平，当所述经过上拉电路216处理之后的测试模式选择信号为高电平时，继续保持本状态；所述状态505 接收所述经过上拉电路216处理之后的测试模式选择信号；所述状态506 接收所述经过上拉电路216处理之后的测试模式选择信号；所述状态507 接收所述经过上拉电路216处理之后的测试模式选择信号；所述状态508 状态机501输出的CE为高电平，输出的异步复位信号为高电平，当同步复位信号为低电平时，继续保持本状态不变。本发明与现有技术相比的有益效果是1、本发明与基于IEEE 1149. 1标准所设计的TAP接口电路结构相比，本发明将PIN 脚压缩至两个或者三个(当发送端214和接收端215各自有时钟模块提供时钟时，本发明中外部时钟信号控制线可以省略，此时TAP接口的PIN脚数目为两个)，减少了 PIN脚数目以及信号控制线，有助于设计人员达到目标IC体积外型的设计目的，降低了封装成本，或者也可以选择在不改变体积外型的情况下加入其它功能引脚。2、本发明所使用的测试时钟频率(外部时钟信号)始终和未优化的普通边界扫描电路的测试时钟频率相等，因此本发明方案对测试速率没有影响，不会变慢。
图1为一种传统的5-PIN结构JTAG电路实现方案示意图；图2为本发明提出的TAP接口优化电路实现方案示意图；图3为本发明控制逻辑的组成示意图；图4为IEEE 1149. 1标准所规定的TAP状态机的状态转移图；图5A为本发明复位同步电路的组成示意图；图5B为图5A中状态机的状态转移图；图6为本发明双向传输电路的示意图；图7为图6中电压比较电路的工作原理示意图8为本发明所设计电路的完整数据流图。
具体实施例方式图1所示为传统的使用TAP控制器对目标IC中的边界扫描电路进行访问的电路实现方案示意图。该电路由时钟源101、JTAG控制器102、边界扫描电路103、TAP接口 104 组成。其中，时钟源101为JTAG控制器102提供了外部时钟信号CLK，并且经过JTAG控制器102处理之后生成了目标IC中边界扫描电路103所需的测试时钟信号TCK。JTAG控制器102使用五根JTAG控制线(TDO、TMS、TCK、TDI和TRST)通过TAP接口 104实现对目标 IC中边界扫描电路103的控制。图2所示为本发明提出的TAP接口优化电路实现方案示意图，包括发送端214和接收端215，二者通过三条信号控制线(数据交换信号DI0、测试模式选择信号TMS和外部时钟信号CLK)相连。外部时钟信号CLK可以由发送端214或者接收端215中提供的时钟源驱动，也可以由外部时钟源驱动。当发送端214和接收端215各自有时钟模块提供时钟时，本发明中外部时钟信号CLK可以省略，此时目标IC的TAP接口 PIN脚数目就可以被压缩至两个，仅剩数据交换信号DIO和测试模式选择信号TMS对应的PIN脚。所述发送端214又包括JTAG控制器102、第一寄存器201、第二寄存器202、与门 203和第一双向传输电路204 ；所述接收端215又包括边界扫描电路103、上电复位电路 210、复位同步电路211、控制逻辑212、第二双向传输电路205、第一捕获寄存器206、第二捕获寄存器207、第一更新寄存器208、第二更新寄存器209、TAP状态机213和上拉电路216。JTAG控制器102输出测试数据输出信号TD0_0和测试模式选择信号TMS_0，依次作为第一寄存器201和第二寄存器202的数据输入，JTAG控制器102输出的异步复位信号 TRST_0同时连接到第一寄存器201的复位端、第二寄存器202的置位端和与门203的一个输入端；外部时钟信号CLK同时连接到第一寄存器201的时钟端、第二寄存器202的时钟端、与门203的另一个输入端、复位同步电路211、控制逻辑212、第一捕获寄存器206和第二捕获寄存器207的时钟端；与门203的输出作为JTAG控制器102的测试时钟信号TCK_0 ； 第一寄存器201的输出信号DOUT作为第一双向传输电路204的输入信号，第一双向传输电路204实现与第二双向传输电路205之间的数据交换和传输，第一双向传输电路204的输出信号作为JTAG控制器102的测试数据输入信号TDI_0 ；第二寄存器202的输出信号TMS 作为所述发送端214的测试模式选择信号TMS_IN输出给接收端215。当异步复位信号TRST_0为低电平时，第一寄存器201和第二寄存器202的输出分别被复位为ο以及置位为1，测试时钟信号TCK_0恒为低电平；当异步复位信号TRST_0为高电平时，不再影响第一寄存器201、第二寄存器202和与门203的输出。第一双向传输电路204具有双向数据交换和传输的功能，测试数据可以从DOUT端输入，DIO端输出，也可以从DIO端输入，TDI_0端输出，并且这两种行为可以同时进行。从图中也可以看出，当异步复位信号TRST_0为高电平时，测试时钟信号TCK_0与外部时钟信号CLK具有相同的时钟频率，第一寄存器201和第二寄存器202在每个外部时钟信号CLK时钟周期输出一组新的测试数据输出信号TD0_0和测试模式选择信号TMS_0。在接收端215中，上拉电路216将输入的测试模式选择信号TMS_IN上拉到高电平之后送入复位同步电路211和第二捕获寄存器207 ；上电复位电路210为复位同步电路211提供上电复位脉冲P0R，复位同步电路211还接收TAP状态机213提供的同步复位信号RST， TAP状态机213输出的同步复位信号RST同时还输入给控制逻辑212、第一更新寄存器208 的复位端和第二更新寄存器209的置位端；复位同步电路211输出使能信号CENA给控制逻辑212，同时还输出异步复位信号TRST给TAP状态机213和边界扫描电路103。第二双向传输电路205接收TAP状态机213输出的使能信号OENA和边界扫描电路103的测试数据输出信号TD0，第二双向传输电路205的输出信号DIN送入第一捕获寄存器206 ；第一捕获寄存器206和第二捕获寄存器207的输出分别连接到第一更新寄存器208 和第二更新寄存器209的数据输入端；控制逻辑212输出更新时钟信号UCK给第一更新寄存器208和第二更新寄存器209，同时还输出测试时钟信号TCK给边界扫描电路103 ；第一更新寄存器208和第二更新寄存器209的输出信号分别作为边界扫描电路103的测试数据输入信号TDI和测试模式选择信号TMS。当目标IC上电时，上电复位电路210能够提供一个短暂的上电复位脉冲P0R，用于初始化复位同步电路211，使得异步复位信号TRST变为低电平，从而使TAP状态机213处于图4所示的TEST LOGIC RESET状态。该功能也可以通过其他方式实现，比如可以利用目标IC提供的复位信号来代替。复位同步电路211的主要作用有两个，一是当目标IC工作在一个没有发送端214的系统中时，它可以将接收端215保持在复位状态；二是当系统中存在发送端214时，它可以起到数据同步的作用，从而决定数据转换和传输的正确性。控制逻辑212为第一更新寄存器208和第二更新寄存器209提供更新时钟信号UCK以及为边界扫描电路103提供测试时钟信号TCK。第二双向传输电路205的工作方式与第一双向传输电路204类似，当TAP状态机213输出的使能信号OENA为高电平时，数据可以从DIO端输入， DIN端输出，也可以从TDO端输入，DIO端输出，并且这两种行为可以同时进行；当使能信号 OENA为低电平时，数据仅可以从DIO端输入，DIN端输出。第一捕获寄存器206和第二捕获寄存器207以外部时钟信号CLK作为时钟信号，实时捕获从发送端214输出的测试模式选择信号TMS_IN和从第二双向传输电路205输出的信号DIN。第一更新寄存器208和第二更新寄存器209以更新时钟信号UCK作为时钟信号，并且当异步复位信号TRST为低电平时，它们的输出分别被复位为0以及置位为1。TAP状态机213的功能设计完全依据IEEE 1149. 1标准，其输入的测试模式选择信号TMS和测试时钟信号TCK用于TAP状态机213的状态转换，异步复位信号TRST用于TAP状态机213的异步复位；输出的同步复位信号RST 仅在图4所示的TEST LOGIC RESET状态时为低电平；使能信号OENA在TAP状态机213处于图4所示的SHIFT-DR或者SHIFT4R状态时变为高电平。接收端215的测试模式选择信号TMS_IN在没有被发送端214的输出驱动情况下会被上拉电路216上拉至高电平，否则与发送端214中第二寄存器202的输出信号TMS相同。图3所示为图2控制逻辑212的组成示意图，包括与门302、与门303和或门301。 外部时钟信号CLK输入到与门303的输入端，其反信号输入到与门302的输入端；复位同步电路211提供的使能信号CENA和TAP状态机213输出的同步复位信号RST同时输入到或门301的两个输入端，或门301的输出端OR同时连接到与门302和303作为两个与门的输入，与门302的输出即为更新时钟信号UCK，与门303的输出即为给边界扫描电路103的测试时钟信号TCK。当OR为低电平时，测试时钟信号TCK和更新时钟信号UCK恒为低电平；当 OR为高电平时，测试时钟信号TCK和更新时钟信号UCK与外部时钟信号CLK具有相同的时钟频率，并且测试时钟信号TCK与外部时钟信号CLK完全同步，更新时钟信号UCK和外部时钟信号CLK相差半个时钟周期。图5A所示为本发明复位同步电路211的组成示意图，包括状态机501和寄存器 502。状态机501的四个输入分别为经过上拉电路216处理之后的测试模式选择信号TMS_ IN、上电复位脉冲P0R、外部时钟信号CLK和同步复位信号RST ；外部时钟信号CLK的反信号还输入到寄存器502的时钟端，上电复位脉冲POR还输入到寄存器502的复位端；状态机501的一个输出为异步复位信号TRST，另一个输出CE通过寄存器502输出作为控制逻辑212的使能信号CENA。状态机501在外部时钟信号CLK的上升沿进行状态转换，寄存器 502由CLK的下降沿触发输出；状态机501输出的异步复位信号TRST用于TAP状态机213 和边界扫描电路103的异步复位。当上电复位脉冲POR有效时，寄存器502的输出被复位为0。图5B描述了图5A中状态机501的状态转移关系。所述状态机501的状态转移关系为在外部时钟信号CLK的作用下，若上电复位脉冲POR有效或者同步复位信号RST 为低电平时，状态机501由状态503进入状态504 ；进入状态504之后，若所述经过上拉电路 216处理之后的测试模式选择信号TMS_IN为低电平时，由状态504进入状态505 ；进入状态 505之后，若所述经过上拉电路216处理之后的测试模式选择信号TMS_IN为低电平时，进入状态506，反之则返回状态504 ；进入状态506之后，若所述经过上拉电路216处理之后的测试模式选择信号TMS_IN为低电平时，返回状态504，反之则进入状态507 ；进入状态507之后，若所述经过上拉电路216处理之后的测试模式选择信号TMS_IN为高电平时，进入状态 508，反之则返回状态504 ；进入状态508之后，若同步复位信号RST为高电平，则进入到初始状态，即状态503。状态503为初始状态，即状态机501输出的CE为低电平，当同步复位信号RST为高电平时，继续保持初始状态不变；状态504 接收所述经过上拉电路216处理之后的测试模式选择信号TMS_IN，输出的异步复位信号TRST为低电平，当所述经过上拉电路216处理之后的测试模式选择信号 TMS_IN为高电平时，继续保持本状态；状态505 接收所述经过上拉电路216处理之后的测试模式选择信号TMS_IN ；状态506 接收所述经过上拉电路216处理之后的测试模式选择信号TMS_IN ；状态507 接收所述经过上拉电路216处理之后的测试模式选择信号TMS_IN ；状态508 状态机501输出的CE为高电平，输出的异步复位信号TRST为高电平， 当同步复位信号RST为低电平时，继续保持本状态不变。基于以上设计，若上电复位脉冲POR有效或者同步复位信号RST为低电平时，状态机501会由状态503进入状态504，并且只要输入的测试模式选择信号TMS_IN为高电平， 状态机501将保持在状态504。在图2的说明中已经提到，当测试模式选择信号TMS_IN信号没有被发送端214的输出驱动时，测试模式选择信号TMS_IN被上拉电路216上拉至高电平。因此，状态机501继续保持在状态504，异步复位信号TRST继续保持为低电平，于是接收端215将处于未被激活的复位状态，不能针对目标IC进行工作。当发送端214和接收端215初次相连时，由于电性能的影响，电路会产生一些未知的码流序列。如果这些码流不加以控制，则会影响到整个电路工作的正确性，因此需要进行同步。从图5B中可以看出，只有当输入的测试模式选择信号11^_讯为“0011”的码流序列时，状态机501才可以精确的转移到状态508，接收端215的复位状态才能解除，同步才能被建立。因此，本发明所设计的状态转移关系可以过滤掉以下三种未知的码流序列(1) “101”序列，状态变化过程为504-505-504 ；(2) “10001 ”序列，状态变化过程为504-505-506-504 ；(3) “100101，，序列，状态变化过程为504-505-506-507-504。显然，这提供了一种设计思想，亦即如果需要，可以通过更改状态机501的行为来过滤掉更多种类的未知码流序列，从而减小电路同步失败的几率。需要注意的是，输入序列 “0011”中的最后一个1将成为提供给边界扫描电路103及TAP状态机213的第一个测试模式选择信号TMS数据，TAP状态机213将仍然处于TEST LOGIC RESET状态。图6所示为本发明双向传输电路的示意图，第一双向传输电路204包括缓冲器 601、电阻605和第一电压比较电路603，第二双向传输电路205包括三态缓冲器602、电阻 606和第二电压比较电路604。第一双向传输电路204的输入信号DOUT同时送入缓冲器601和第一电压比较电路603中，缓冲器601的输出经过电阻605之后连接到第一电压比较电路603，同时作为数据交换信号DIO送入第二双向传输电路205中的电阻606和第二电压比较电路604中；第一电压比较电路603根据所述数据交换信号DIO决定输出高电平、低电平或者第一双向传输电路204的输入信号DOUT的反信号；电阻606的另一端连接到三态缓冲器602的输出， 三态缓冲器602的三态控制端连接输入的使能信号0ΕΝΑ，三态缓冲器602的输入端连接来自边界扫描电路103的测试数据输出信号TD0，第二电压比较电路604根据数据交换信号 DIO决定输出高电平、低电平或者所述边界扫描电路103的测试数据输出信号TDO的反信号。电阻605和电阻606的阻值相同，缓冲器601和三态缓冲器602的驱动能力相同。 这样设计的好处是，当使能信号OENA为低电平时，数据交换信号DIO仅被缓冲器601驱动， 其值与DOUT端的信号值相等；当使能信号OENA为高电平时，数据交换信号DIO同时被缓冲器601和三态缓冲器602驱动，如果DOUT端和TDO端的信号均为高电平，则数据交换信号 DIO也被驱动为高电平；如果DOUT端和TDO端的信号均为低电平，则数据交换信号DIO也被驱动为低电平；如果DOUT端和TDO端的信号互反，则数据交换信号DIO被驱动为中间电平 MID。图7为第一电压比较电路603或第二电压比较电路604的工作原理示意图，整个电路由第一偏置电流源702、第二偏置电流源703、P沟道晶体管701、N沟道晶体管704、多路选择器705、缓冲器706和反相器707组成。数据交换信号DIO连接P沟道晶体管701和N沟道晶体管704的栅极，用于控制其开关；中间信号SO和Sl用于多路选择器705的输出选择；第一偏置电流源702处于P 沟道晶体管701和地GND之间，第二偏置电流源703处于N沟道晶体管704和电源VDD之间；输入信号DOUT或者TDO经过反相器707连接至多路选择器705的一个输入端，多路选择器705的另外两个输入端分别与高电平HIGH和低电平LOW相连；多路选择器705的输出信号经过缓冲器706驱动后输出，且输出的测试数据输入信号TDI_0对应第一电压比较电路603，第一捕获寄存器206的输入信号DIN对应第二电压比较电路604。当数据交换信号DIO为高电平HIGH时，P沟道晶体管701截止，N沟道晶体管704 导通，对应信号SO被N沟道晶体管704下拉至低电平LOW，信号Sl被第一偏置电流源702 下拉至低电平LOW，因此多路选择器的输出为高电平HIGH ；当数据交换信号DIO为低电平 LOff时，P沟道晶体管701导通，N沟道晶体管704截止，对应信号SO被第二偏置电流源703 上拉至高电平HIGH，信号Sl被P沟道晶体管704上拉至高电平HIGH，因此多路选择器的输出为低电平LOW ；当数据交换信号DIO为中间电平MID时，这意味着P沟道晶体管701和N 沟道晶体管704均导通，则信号Sl被P沟道晶体管704上拉至高电平HIGH，信号SO被N沟道晶体管704下拉至低电平LOW，因此多路选择器705的输出为输入信号DOUT (或者TD0) 的反信号。综上所述，可以得出图6中本发明双向传输电路的逻辑真值表，如下表所示。当 TAP状态机213输出的使能信号OENA为高电平时，第一双向传输电路204和第二双向传输电路205有效的进行着双向数据交换，DOUT端和TDI_0端的数据分别与DIN端和TDO端的数据相等；当使能信号OENA为低电平时，仅由DOUT端的数据来驱动数据交换信号DI0，为第一捕获寄存器206提供正确的输入信号DIN。不定值“X”表示当前状态下，数据任意。
权利要求
1.一种TAP接口优化电路，其特征在于包括发送端214和接收端215，所述发送端214 又包括JTAG控制器102、第一寄存器201、第二寄存器202、与门203和第一双向传输电路 204 ；所述接收端215又包括边界扫描电路103、上电复位电路210、复位同步电路211、控制逻辑212、第二双向传输电路205、第一捕获寄存器206、第二捕获寄存器207、第一更新寄存器208、第二更新寄存器209、TAP状态机213和上拉电路216 ；JTAG控制器102输出测试数据输出信号和测试模式选择信号，依次作为第一寄存器 201和第二寄存器202的数据输入，JTAG控制器102输出的异步复位信号同时连接到第一寄存器201的复位端、第二寄存器202的置位端和与门203的一个输入端；外部时钟信号同时连接到第一寄存器201的时钟端、第二寄存器202的时钟端、与门203的另一个输入端、 复位同步电路211、控制逻辑212、第一捕获寄存器206和第二捕获寄存器207的时钟端；与门203的输出作为JTAG控制器102的测试时钟信号；第一寄存器201的输出作为第一双向传输电路204的输入信号，第一双向传输电路204实现与第二双向传输电路205之间的数据交换和传输，第一双向传输电路204的输出信号作为JTAG控制器102的测试数据输入信号；第二寄存器202的输出信号作为所述发送端214的测试模式选择信号输出给接收端 215 ；在接收端215中，上拉电路216将输入的测试模式选择信号上拉到高电平之后送入复位同步电路211和第二捕获寄存器207 ；上电复位电路210为复位同步电路211提供上电复位脉冲，复位同步电路211还接收TAP状态机213提供的同步复位信号，TAP状态机213 输出的同步复位信号同时还输入给控制逻辑212、第一更新寄存器208的复位端和第二更新寄存器209的置位端；复位同步电路211输出使能信号给控制逻辑212，同时还输出异步复位信号给TAP状态机213和边界扫描电路103 ；第二双向传输电路205接收TAP状态机213输出的使能信号和边界扫描电路103的测试数据输出信号，第二双向传输电路205的输出信号送入第一捕获寄存器206 ；第一捕获寄存器206和第二捕获寄存器207的输出分别连接到第一更新寄存器208和第二更新寄存器 209的数据输入端；控制逻辑212输出更新时钟信号给第一更新寄存器208和第二更新寄存器209，同时还输出测试时钟信号给边界扫描电路103 ；第一更新寄存器208和第二更新寄存器209的输出信号分别作为边界扫描电路103的测试数据输入信号和测试模式选择信号。
2.根据权利要求1所述的一种TAP接口优化电路，其特征在于所述第一双向传输电路204包括缓冲器601、电阻605和第一电压比较电路603，所述第二双向传输电路205包括三态缓冲器602、电阻606和第二电压比较电路604 ；第一双向传输电路204的输入信号同时送入缓冲器601和第一电压比较电路603中， 缓冲器601的输出经过电阻605之后连接到第一电压比较电路603，同时作为数据交换信号送入第二双向传输电路205中的电阻606和第二电压比较电路604中；第一电压比较电路603根据所述数据交换信号决定输出高电平、低电平或者第一双向传输电路204的输入信号的反信号；电阻606的另一端连接到三态缓冲器602的输出，三态缓冲器602的三态控制端连接输入的使能信号，三态缓冲器602的输入端连接来自边界扫描电路103的测试数据输出信号，第二电压比较电路604根据数据交换信号决定输出高电平、低电平或者所述边界扫描电路103的测试数据输出信号的反信号。
3.根据权利要求2所述的一种TAP接口优化电路，其特征在于所述电阻605和电阻 606的阻值相同，所述缓冲器601和三态缓冲器602的驱动能力相同。
4.根据权利要求1所述的一种TAP接口优化电路，其特征在于所述控制逻辑212包括与门302、与门303和或门301 ；外部时钟信号输入到与门303的输入端，其反信号输入到与门302的输入端；复位同步电路211提供的使能信号和TAP状态机213输出的同步复位信号同时输入到或门301的两个输入端，或门301的输出端同时连接到两个与门作为两个与门的输入，与门302的输出即为更新时钟信号，与门303的输出即为给边界扫描电路103 的测试时钟信号。
5.根据权利要求1所述的一种TAP接口优化电路，其特征在于所述复位同步电路211 包括状态机501和寄存器502 ；状态机501的四个输入分别为经过上拉电路216处理之后的测试模式选择信号、上电复位脉冲、外部时钟信号和同步复位信号；外部时钟信号的反信号还输入到寄存器502的时钟端，上电复位脉冲还输入到寄存器502的复位端；状态机501的一个输出为异步复位信号，另一个输出CE通过寄存器502输出作为控制逻辑212的使能信号。
6.根据权利要求5所述的一种TAP接口优化电路，其特征在于所述状态机501的状态转移关系为在外部时钟信号的作用下，若上电复位脉冲有效或者同步复位信号为低电平时，状态机501由状态503进入状态504 ；进入状态504之后，若所述经过上拉电路216处理之后的测试模式选择信号为低电平时，由状态504进入状态505 ；进入状态505之后，若所述经过上拉电路216处理之后的测试模式选择信号为低电平时，进入状态506，反之则返回状态 504 ；进入状态506之后，若所述经过上拉电路216处理之后的测试模式选择信号为低电平时，返回状态504，反之则进入状态507 ；进入状态507之后，若所述经过上拉电路216处理之后的测试模式选择信号为高电平时，进入状态508，反之则返回状态504 ；进入状态508之后，若同步复位信号为高电平，则进入到初始状态，即状态503 ；所述状态503为初始状态，即状态机501输出的CE为低电平，当同步复位信号为高电平时，继续保持初始状态不变；所述状态504:接收所述经过上拉电路216处理之后的测试模式选择信号，输出的异步复位信号为低电平，当所述经过上拉电路216处理之后的测试模式选择信号为高电平时， 继续保持本状态；所述状态505 接收所述经过上拉电路216处理之后的测试模式选择信号；所述状态506 接收所述经过上拉电路216处理之后的测试模式选择信号；所述状态507 接收所述经过上拉电路216处理之后的测试模式选择信号；所述状态508 状态机501输出的CE为高电平，输出的异步复位信号为高电平，当同步复位信号为低电平时，继续保持本状态不变。
全文摘要
本发明介绍了一种TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至两个或者三个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
文档编号H03K19/0175GK102340304SQ201110254920
公开日2012年2月1日 申请日期2011年8月31日 优先权日2011年8月31日
发明者刘增荣, 张彦龙, 文治平, 李学武, 武丽帅, 王慜, 王成杰, 郭晨光, 陈雷 申请人:中国航天科技集团公司第九研究院第七七二研究所, 北京时代民芯科技有限公司