专利名称：功率减小逻辑和非破坏性锁存电路以及应用的制作方法
技术领域：
本发明涉及集成电路芯片，更具体的，涉及减小集成电路芯片的功耗。
背景技术：
诸如微处理器的大规模集成电路使用诸如序列逻辑电路这样的电路来执行许多不同类型的逻辑功能。(如这里使用的，术语“芯片”或小片指的是一片例如半导体材料的材料，其包括诸如集成电路或一部分集成电路的电路)。对于在移动应用或其它相对低功率环境中的芯片来说节省电源将变得更为重要。遗憾的是，随着集成电路的扩大，并且对芯片性能的需求越高，减少功耗变得更加困难。
发明内容
根据本发明的一个方面，提供了一种芯片，包括逻辑电路，具有多个门输入，以及耦合到该逻辑电路的一个或多个时钟控制的锁存电路，用于当处于操作模式时提供操作数据并且在睡眠模式期间使所述门输入中的至少一些位于使泄漏减少的值。根据本发明的另一个方面，提供了一种计算机系统，包括(a)包括逻辑电路的微处理器，该逻辑电路具有(i)多个门输入，和(ii)耦合到该逻辑电路的一个或多个时钟控制的锁存电路，用于当处于操作模式时提供操作数据并且在睡眠模式期间使所述门输入中的至少一些位于使泄漏减少的值；(b)天线；和(c)无线接口，耦合到所述微处理器并且耦合到所述天线从而将所述微处理器通信地链接到无线网络。
通过例子示出了本发明的实施例，但并非限定本发明，在附图的标记中相同的附图标记指相同元件。图1是根据一些实施例的具有功率降低睡眠模式特征的逻辑电路方块图。图2A是传统的置位锁存电路的示意图。图2B是传统的复位锁存电路的示意图。图3是根据一些实施例的非破坏性置位锁存器的示意图。图4是根据一些实施例的非破坏性复位锁存器的示意图。图5A是根据一些实施例的非破坏性置位锁存器的示意图。图5B是说明根据一些实施例的图5A电路工作的时序图。图6A是根据一些实施例的非破坏性复位锁存器的示意图。图6B是说明根据一些实施例的图6A电路工作的时序图。图7是根据一些实施例的具有至少一个功率降低特征的逻辑电路的计算机系统的方块图。
具体实施例方式图1示出了根据这里所公开的一些实施例的具有睡眠模式特征的逻辑电路方块图。如所指的，当线路在工作中时，复位/置位锁存逻辑电路102耦合到逻辑线路104中的逻辑电路来提供操作输入，以及当在睡眠模式时，将逻辑电路置位或复位成已知的睡眠模式状态。通过断言(asserted)睡眠模式使能信号而进入睡眠模式，该睡眠模式使能信号实际上包括一个或多个可以被断言为低电平和/或高电平的信号。(应当理解，复位/置位锁存器可以包括任何能够响应于被断言的控制信号而输出已知逻辑值的锁存电路。典型地， 控制输入是指如R或S输入，然而在这所揭露的是指睡眠模式使能信号。)当进入睡眠模式时，逻辑电路的输入被置位或被复位，使得逻辑电路消耗的泄漏功率降低。逻辑电路包括多个门(例如，与非门，或非门)，即使这些门没有工作，它们也根据其输入来消耗不同量的泄漏功率。例如，输入全为高电平的η输入与非门(例如，由PMOS 器件实现)的泄漏比其输入全为低电平时具有较少的泄漏(如，大约10倍)。因此，在睡眠模式期间，希望将这类与非门输入设置为高电平。另一方面，其它的门(如，η输入PMOS 或非门)在其输入全为低电平时有较少的泄漏。因此，对于这类的门，希望将其输入复位为低电平。(术语“PM0S晶体管”指P-型金属氧化半导体场效应晶体管。同样地，术语“NM0S 晶体管”指N-型金属氧化半导体场效应晶体管。应当理解到，无论所使用的术语是“晶体管”、“MOS晶体管”、“NMOS晶体管”或“PM0S”晶体管，除非另外有由它们的使用属性指明或指示，都以示范例的方式使用该些晶体管。它们包含各种不同的MOS器件，该MOS器件包括具有不同VT和氧化层厚度的器件，这里只提到了少许。而且，除非特别称为MOS等等，术语晶体管包括其它适合的晶体管类型，例如，结型场效应晶体管、双极型结型晶体管、和现今已知或还没研发出的各种类型三维晶体管。)在睡眠模式期间，置位或复位逻辑块104中所有门的输入是可能的，但至少一些可以被置位/复位以减少整体泄漏。在一些实施例中，例如在设计阶段，可以改变布局和/ 或电路设计，例如，通过使用DeMorgan的理论用或非门来取代与非门，或反之亦然，使得在睡眠模式中，给出可用的输入组合，就可以获得更低的泄漏。尽管事实上如所示的复位/置位锁存电路102都在逻辑块104的“之前”，在一些实施例中，复位和置位电路(或其它方式)被放置在逻辑块104中，以容许更多门输入被适合地置位或复位，从而更好地减少泄漏。当逻辑块104工作中时(非睡眠模式)，“睡眠模式使能”信号被取消断言 (de-assert)，以及R/S锁存器102作为正常锁存器工作，将输入数据耦合到逻辑线路104。 相反地，一进入睡眠模式，“睡眠模式使能”信号被断言，使得置位/复位锁存器102置位或复位逻辑电路输入，这样使得逻辑电路进入减少泄漏的状态。在一些实施例中，利用非破坏性复位和/或置位锁存电路(其中下面公开了一些实施例)，使得当逻辑块104离开睡眠模式时，置位/复位锁存器102在进入睡眠模式时能将逻辑电路输入返回到它们的工作状态。图2A示出了传统的破坏性置位锁存器200，该置位锁存器200被用于实现上述讨论的一些置位锁存电路。置位锁存器200包括如图所示耦合在一起的反相器202、208和 212，通过门(pass gate) 204，三态反相器206，以及NMOS晶体管210。当电路处于非睡眠模式时(睡眠模式使能信号被取消断言为低电平)，电路工作为锁存器。当时钟(CLK)是高电平时，通过门204接通(将输入(In)值传到“锁存数据”节点，并且三态反相器206处于三态模式(使得允许锁存数据节点值改变。)。相反地，当时钟为低电平时，通过门204断开， 以及三态反相器206接通，作为反相器来保持(或锁存)锁存数据节点值。这样，通过高到低的时钟转换，输入(In)值在锁存数据节点被“锁存”。锁存输出(输出)处于反相器212 输出，该反相器212缓冲并反转在锁存数据节点处的值。当进入睡眠模式时，睡眠模式使能输入被断言(升高)，使得锁存数据节点变为低电平并使锁存输出(输出)变高电平(或置位)。(注意，反相器212典型地比其它反相器适当的大以充分驱动输出信号。同样地， 取决于三态反相器206的工作状态，例如，在睡眠模式期间可以停用时钟，在进入睡眠模式时，晶体管210应当充分地下拉锁存数据节点)。图2B示出了传统的复位锁存电路201，其适于在复位/置位电路102中实现一个或多个复位电路。复位锁存电路201与置位锁存器200相同除了该置位锁存器200包括 PMOS晶体管214(代替复位锁存电路201中的NMOS晶体管)，该晶体管将锁存数据耦合到高电源(如，VCC)而不是低参考电源(如，地)。因此，通过该复位电路，当睡眠模式使能信号为低电平时并且当进入时，睡眠模式使能信号被断言，该被断言的信号使得锁存数据节点为高电平，使得输出为低电平(或复位)。图3根据一些实施例示出了新颖的非破坏性置位锁存电路300。例如置位锁存电路300用于置位/复位电路102中的一个或多个置位电路。在一些实施例中，当进入睡眠模式时，由于不会失去位于锁存数据节点的值，因此这种情况是希望的。通常，置位锁存电路300除了其包括替换晶体管210和输出反相器212的与非门312以外类似于置位锁存器 200。通过断言睡眠模式使能信号(低电平)来进入睡眠模式，这使得与非门312的输出变为高电平，而与锁存数据节点的值无关。换句话说，当睡眠模式使能信号被取消断言(高电平)时，该电路作为锁存器。(注意在描述的实施例中，在睡眠模式期间时钟保持为低电平以维持锁存数据节点上的值。在其它实施例中，这不必是相同或必须的。)图4根据一些实施例示出了新颖的非破坏性复位锁存电路400。例如，复位锁存电路400可以用于置位/复位电路102中的一个或多个复位电路。在一些实施例中，当进入睡眠模式时，由于不会失去位于锁存数据节点的值，因此这种情况是希望的。通常，复位锁存电路400除了其包括替换睡眠模式的、上拉晶体管214和输出反相器212的或非门412 以外类似于复位锁存器201。通过断言睡眠模式使能信号(高电平)来进入睡眠模式，这使得或非门412的输出变为低电平，而与锁存数据节点的值无关。换句话说，当睡眠模式使能信号被取消断言(低电平)时，该电路作为锁存器。(并且，在描述的实施例中，在睡眠模式期间时钟保持为低电平以便维持锁存数据节点上的值。在其它实施例中，这不必是相同或必须的。)参考图5A和5B，根据一些实施例示出了一种新颖的非破坏性置位锁存器500 (图 5A)和说明其操作的对应时序图(图5B)。复位锁存器500除了其结合一个恢复电路(由交叉耦合的或非门504和506形成)来存储睡眠模式期间的锁存数据节点值以外类似于复位锁存器200。(如这里所使用的，恢复电路可以包括门和/或其它器件的任何适当组合来存储在睡眠模式期间来自锁存数据节点的值并且当离开睡眠模式时将该值返回到锁存数据节点。)锁存电路500还包括晶体管502，以便在睡眠模式期间可控地对三态反相器206禁用参考电源(VCC)。应当理解在这个实施例中，反相器212用作为输出驱动门而不是与非门(如同置位锁存器300)，这使其更好地适用于某些应用中，例如，其中期望具有更大地输出驱动能力。当置位锁存器500以锁存模式操作时(非睡眠模式)，恢复和睡眠模式使能信号被取消断言(恢复为高电平而睡眠模式为低电平)。当睡眠模式使能信号被取消断言(低电平)时，晶体管210断开(允许锁存数据节点传送输入h值)，晶体管502接通从而接通三态反相器206。被取消断言(高电平)的恢复信号使或非门506的输出为低电平，这使得或非门504作为一个反相器，将状态值作为其输入。因此，当不处于睡眠模式时，锁存电路 500实质上与当锁存电路200不处于睡眠模式的操作相同。如图5B所示，当进入睡眠模式时，恢复信号被断言(低电平)。这使得锁存数据节点值被存储在恢复电路中(交叉耦合的或非门504，506)。其后紧接着使睡眠模式使能信号被断言(高电平)，这使三态反相器206断开并且下拉锁存数据节点，从而将输出“设置” 为高电平。当锁存500离开睡眠模式时，睡眠模式使能信号被取消断言并通过接通三态反相器206，同时，断开晶体管210，从而使锁存数据节点值为进入睡眠模式时刻的值。于是恢复信号被取消断言(高电平)，该电路再次(取决于Clk信号)起到锁存器的作用。参考图6A和6B，示出了根据一些实施例的无损复位锁存器600 (图6A)和说明其操作的对应时序图(图6B)。除了以下几个方面，类似于置位锁存器500。由于它是一个复位锁存器，于是当进入睡眠模式时，输出是低电平而不是高电平。另外，其恢复电路是由交叉耦合的与非门604，606组成(而不是或非门)，其睡眠模式晶体管214是PMOS器件而不是NMOS器件，并且其电源参考晶体管602是可控地将接地参考耦合到三态反相器206的 NMOS器件而非耦合到VCC电源的PMOS器件。因此，当为高电平时，睡眠模式使能信号被取消断言，当为低电平时，恢复信号被取消断言。因此，如图6B的时序图中所示的，当睡眠模式使能信号被取消断言(高电平)并且恢复信号被取消断言(低电平)时，锁存器600作为锁存器来运行。当进入睡眠模式时， 断言恢复信号(高电平)以存储恢复电路(与非门604，606)中的锁存数据节点上的值，并且断言睡眠模式使能信号随后(低电平)以进入睡眠模式并且使得输出变为低电平。当离开睡眠模式时，睡眠模式使能信号被取消断言(高电平)，接着恢复信号被取消断言(低电平)以便将锁存数据节点设置到当进入睡眠模式时它的值。参考图7，示出了计算机系统的一个例子。所描述的系统一般包括耦合到电源704 的处理器702、无线接口 706、和存储器708。其耦合到电源704以便在操作期间从电源704 接收电能。无线接口 706耦合到天线410以便通过无线接口芯片706将处理器通信地链接到无线网络(未示出)。微处理器702包括功率降低的逻辑块100，根据上述实施例，包括各种逻辑电路，所述各种逻辑电路在睡眠模式期间可控地进入已知的功率降低状态。应当注意，所描述的系统能够以各种形式来实现。即，能够以单片机模块、电路板、 或具有多个电路板的底盘来实现。类似地，能够组成一个或多个完整的计算机或可替换地能够组成处理系统内有用的元件。本发明并不限于上述实施例，并且能够在所附权利要求的精神和范围内进行修改和变化。例如，应当理解本发明适用于和各种类型的半导体集成电路(“IC”)芯片一起使用。这些IC芯片的例子包括但并不限于处理器、控制器、芯片设置元件、可编程逻辑阵列 (PLA)、存储器芯片、网络芯片等等。 而且，应当理解可以指定范例的尺寸/模式/值/范围，尽管本发明并不限制于相同的。当制造技术(光刻术)随着时间日趋成熟时，期望能够制造出更小型的设备。另外， 熟知的连接IC的电源/接地以及其它元件未在附图中示出。此外，为了避免使本发明不清楚，布置以方框图的形式示出，并且由于关于实现这种方框图布置的实施很强地依赖于将要被实现的本发明内的平台，即，这种规格应当是本领域技术人员范围内熟悉的。为了描述本发明的范例实施例，阐述了细节(例如，电路)，本领域技术人员应当清楚本发明可以不具有这些细节或通过改变这些具体的器件来实现。因此这种描述应当认为是示例的而不是限制的。
权利要求
1.一种芯片，包括包括组合的逻辑门的逻辑电路，所述组合的逻辑门具有门输入；以及具有耦合到门输入的数据输出的一个或多个时钟锁存电路，用于当处于操作模式时提供操作数据并且在不活动模式期间使门输入中的至少一些位于使组合的逻辑门泄漏减少的预定值。
2.根据权利要求1的芯片，其中所述锁存电路包括非破坏性锁存电路。
3.根据权利要求2的芯片，其中所述一个或多个时钟锁存电路包括或非门，以提供至少一些数据输出。
4.根据权利要求2的芯片，其中所述一个或多个时钟锁存电路包括与非门，以提供至少一些数据输出。
5.根据权利要求2的芯片，其中所述一个或多个时钟锁存电路包括或门，以提供至少一些数据输出。
6.根据权利要求2的芯片，其中所述一个或多个时钟锁存电路包括与门，以提供至少一些数据输出。
7.一种装置，包括具有数据输入节点的逻辑电路，所述逻辑电路至少处于睡眠模式和操作模式之一；以及经至少一个逻辑门耦合到逻辑电路数据输入节点的锁存电路，所述至少一个逻辑门具有第一和第二输入节点和输出节点，所述第一输入节点耦合到锁存存储器单元以保持数据值，所述第二输入节点耦合到信号节点以便将所述逻辑电路设置在睡眠或操作模式，所述输出节点耦合到一个或多个逻辑电路数据输入节点，以便在操作模式期间提供数据值并且在睡眠模式期间提供预定的减少泄漏值，所述存储器单元在睡眠模式期间保存保持的数据值。
8.根据权利要求7的装置，其中所述锁存电路包括组锁存器。
9.根据权利要求8的装置，其中所述至少一个逻辑门包括与非门。
10.根据权利要求8的装置，其中所述存储器单元包括交叉耦合的反相器对。
11.根据权利要求9的装置，其中所述锁存电路包括交叉耦合的反相器对。
12.一种芯片，包括具有多个数据输入的电路块，用来当处于操作模式时接收时钟序列数据值并且在睡眠模式期间接收用于电路块中减小的泄漏的静态、预定的一组数字值。
13.根据权利要求12的芯片，其中所述电路块包括处理器核心中的逻辑。
14.根据权利要求12的芯片，其中固定的、预定的一组数字值包括高电平值和低电平值。
15.根据权利要求12的芯片，其中所述序列数据和固定的、预定的值来自具有状态保存单元的锁存器。
16.根据权利要求15的芯片，其中从交叉耦合的反相器对中形成状态保存单元。
全文摘要
本发明的名称是“功率减小逻辑和非破坏性锁存电路以及应用”。在一些实施例中，提供了一种逻辑电路，其具有带有门输入的多个门。还提供有耦合到逻辑电路的一个或多个锁存电路，用于当处于操作模式时提供操作数据并且在睡眠模式期间使门输入中的至少一些位于使泄漏减少的值。另外还提供了非破坏性锁存电路的实施例，这可以用于实现正如所述的锁存电路。其它的实施例也公开了和/或在这里要求了。
文档编号H03K19/00GK102497192SQ20111039176
公开日2012年6月13日 申请日期2006年11月9日 优先权日2005年11月10日
发明者R·利雅纳盖, S·西尔斯, 刘汉城 申请人:英特尔公司