专利名称：多相位时钟信号发生电路的制作方法
技术领域：
本技术涉及电子电路，具体涉及一种多相位时钟信号发生电路。
背景技术：
多相位时钟信号发生器广泛应用于集成电路中。多相位时钟发生器是多相位电荷泵的重要组成部分。现有技术主要通过时钟信号的延时来组合生成多相位时钟信号。现有技术的多相位时钟发生器由于在集成工艺、工作电压或工作温度变化时，时钟发生器中的元件如MOS管、电阻的特性变化很大，依赖于这些元件的时钟相位可能会随之提前或者延后，某些相位甚至会发生重叠。如图7所示，实线为时钟信号CLKl和CLK2的正常波形，虚线为集成工艺、工作电压或工作温度变化时CLKl和CLK2的波形可能的变化，从图7中可以很清楚的看到他们的相位发生了重叠。特别是当现有技术的多相位时钟发生器应用于多相位电荷泵时，在集成工艺、工作电压或工作温度波动时会大大降低多相位电荷泵的效率。
发明内容
考虑到现有技术中的一个或多个问题，提出了一种多相位时钟信号发生电路。根据实施例的多相位时钟信号发生电路包括第一沟道类型的第一晶体管和第二晶体管；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极和第四晶体管的栅极，第二晶体管的漏极耦接至第四晶体管的源极和第三晶体管的栅极，所述第三晶体管和第四晶体管的漏极接供电电源；第一延时单元，输入端接收一时钟信号，输出端耦接至第一晶体管的栅极；第二延时单元，输入端接收所述时钟信号的反相时钟信号，输出端耦接至第二晶体管的栅极；第一沟道类型的第五晶体管和第六晶体管，分别接收所述反相的时钟信号和所述时钟信号；第二沟道类型的第七晶体管和第八晶体管，其中，第五晶体管和第六晶体管的源极接地，第五晶体管的漏极耦接至第七晶体管的源极，第六晶体管的漏极耦接至第八晶体管的源极，所述第七晶体管和第八晶体管的漏极接供电电源；第三延时单元，输入端耦接至所述第五晶体管的漏极和第七晶体管的源极之间的节点，输出端耦接至第八晶体管的栅极；第四延时单元，输入端耦接至所述第六晶体管的漏极和第八晶体管的源极之间的节点，输出端耦接至所述第七晶体管的栅极；其中，第二晶体管的漏极和第四晶体管的源极之间的节点输出第一时钟信号，第五晶体管的漏极和第七晶体管的源极之间的节点输出第二时钟信号，第一晶体管的漏极和第三晶体管的源极之间的节点输出第三时钟信号，第六晶体管的漏极和第八晶体管的源极之间的节点输出第四时钟信号。根据本技术的实施例，第一延时单元、第二延时单元、第三延时单元和第四延时单元的延时时间都是可调的。根据本技术的实施例，第一延时单元、第二延时单元、第三延时单元和第四延时单元的每一个都包括串联连接到第一反相器和第二反相器，以及一端连接到第一反相器和第二反相器之间的节点的电容器，电容器的另一端接地。根据本技术的实施例，所述电容器是可调电容器。根据本技术的实施例，第一延时单元和第二延时单元的延时时间基本上相等，第三延时单元和第四延时单元的延时时间基本上相等。根据本技术的实施例，所述第一沟道类型是N型，第二沟道类型是P型。根据本技术的实施例，第一沟道类型是P型，第二沟道类型是N型。根据本技术的实施例，所述的电路还包括第一缓冲器，输入端耦接至第一晶体管的漏极和第三晶体管的源极之间的节点， 输出端输出缓冲的第三时钟信号，第二缓冲器，输入端耦接至第二晶体管的漏极和第四晶体管的源极之间的节点， 输出端输出缓冲的第一时钟信号，第三缓冲器，输入端耦接至第五晶体管的漏极和第七晶体管的源极之间的节点， 输出端输出缓冲的第二时钟信号，第四缓冲器，输入端耦接至第六晶体管的漏极和第八晶体管的源极之间的节点， 输出端输出缓冲的第四时钟信号。根据本技术的实施例，所述的电路还包括反相器，将所输入的时钟信号转换成反相的时钟信号。根据本技术的另一实施例，一种双相位时钟信号发生电路，包括第一沟道类型的第一晶体管和第二晶体管；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极和第四晶体管的栅极，第二晶体管的漏极耦接至第四晶体管的源极和第三晶体管的栅极，所述第三晶体管和第四晶体管的漏极接供电电源；第一延时单元，输入端接收一时钟信号，输出端耦接至第一晶体管的栅极；第二延时单元，输入端接收所述时钟信号的反相时钟信号，输出端耦接至第二晶体管的栅极；其中，第二晶体管的漏极和第四晶体管的源极之间的节点输出第一时钟信号，第一晶体管的漏极和第三晶体管的源极之间的节点输出第三时钟信号。根据本技术的又一实施例，一种双相位时钟信号发生电路，包括第一沟道类型的第一晶体管和第二晶体管，分别接收一时钟信号和所述时钟信号的反相时钟信号；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极，第二晶体管的漏极耦接至第四晶体管的源极，所述第三晶体管和第四晶体管的漏极接供电电源；
第一延时单元，输入端耦接至所述第一晶体管的漏极和第三晶体管的源极之间的节点，输出端耦接至第四晶体管的栅极；第二延时单元，输入端耦接至所述第二晶体管的漏极和第四晶体管的源极之间的节点，输出端耦接至所述第三晶体管的栅极；其中，第一晶体管的漏极和第三晶体管的源极之间的节点输出第一时钟信号，第二晶体管的漏极和第四晶体管的源极之间的节点输出第二时钟信号。根据实施例的多相位时钟信号发生电路所产生的各相时钟信号之间的相位关系与该电路的集成工艺、工作电压或工作温度相对无关，因此能够保证多相位电荷泵的效率。此外，根据实施例的多相位时钟信号发生电路所产生的各相时钟信号的相位延时是可调的。另外，根据实施例的多相位时钟信号发生电路的功耗低。
通过结合附图对本技术的优选实施例进行详细描述，本技术的上述和其他目的、 特性和优点将会变得更加清楚，其中图1示出了根据本技术的实施例的多相位时钟信号发生器的电路结构示意图；图2示出了根据本技术的实施例的多相位时钟信号发生器中的延时单元的电路结构示意图；图3示出了根据本技术的实施例的多相位时钟信号发生器输出的各相信号的相对时序关系示意图；图4示出了根据本技术的另一实施例的双相位时钟信号发生器的电路结构示意图；图5示出了根据本技术的又一实施例的双相位时钟信号发生器的电路结构示意图；图6示出了根据本技术的再一实施例的四相位时钟信号发生器的电路结构示意图；以及图7示出了根据现有技术的多相时钟发生电路产生的多相时钟之间的关系。
具体实施例方式将在下文中结合附图对本技术的实施例进行详细描述。虽然结合实施例进行阐述，但应理解为这并非意指将本技术限定于这些实施例中。相反，本技术意在涵盖由所附权利要求所界定的本技术精神和范围内所定义的各种可选方案、修改方案和等同方案。此外，为了更好的理解本技术，在下面的描述中，阐述了大量具体的细节，比如具体的电路、器件、连接关系等。然而，本技术的领域的普通技术人员应该理解，没有这些具体的细节，本技术依然可以实施。在其他的一些实施例中，为了便于凸显本技术的主旨，对于熟知的技术未作详细的描述。在下文所述的特定实施例代表本技术的示例性实施例，并且本质上仅为示例说明而非限制。在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本技术的至少一个实施例中。术语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。应当理解，当称“元件”“连接到”或“耦接”到另一元件时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。图1示出了根据本技术的实施例的多相位时钟信号发生器的电路结构示意图。如图1所示的四相位时钟信号发生器包括两个电路模块MDl和MD2。该电路包括两个电路模块，每个电路模块都包括交叉耦合结构和延时单元，其中延时Dl和D2是可调延时单元。如图1所示，电路模块MDl包括匪OS管丽1，MN2和PMOS管MPl，MP2以及两个延时单元Dl和D2。电路模块MD2包括匪OS管MN3，MN4和PMOS管MP3，MP4以及两个延时单元D3禾口 D4。延时单元Dl的输入端接收输入的时钟信号CLK。经过延时单元Dl延时后的时钟信号在其输出端输出。该延时单元的输出端耦接至NMOS管丽1的栅极。延时单元D2的输入端接收反相的时钟信号CLKB。经过延时单元D2延时后的时钟信号在其输出端输出。该延时单元的输出端耦接至NMOS管丽2的栅极。匪OS管丽1的源极与匪OS管丽2的源极接地，它们的漏极分别耦接到PMOS管MPl 的源极和PMOS管MP2的源极。NMOS管丽2的漏极与PMOS管MP2的源极之间的节点耦接至PMOS管MPl的栅极，该节点作为根据实施例的四相时钟信号发生器的一个相位信号输出节点。NMOS管丽1的漏极与PMOS管MPl的源极之间的节点耦接至PMOS管MP2的栅极，该节点作为根据实施例的四相时钟信号发生器的另一相位信号输出节点。PMOS管MPl和MP2 的漏极连接到供电电源。NMOS管丽3的栅极接收反相的输入时钟信号CLKB，NMS管MN4的栅极接收输入的时钟信号CLK。NMOS管丽3的源极与NMOS管MN4的源极接地，它们的漏极分别耦接到PMOS 管MP3的源极和PMOS管MP4的源极。NMOS管MN4的漏极与PMOS管MP4的源极之间的节点通过第四延时单元D4耦接至PMOS管MP3的栅极，该节点作为根据实施例的四相时钟信号发生器的再一个相位信号输出节点。NMOS管丽3的漏极与PMOS管MP3的源极之间的节点通过第四延时单元D4耦接至PMOS管MP4的栅极，该节点作为根据实施例的四相时钟信号发生器的另一相位信号输出节点。PMOS管MP3和MP4的漏极连接到供电电源。在NMOS管丽1的漏极和PMOS管MPl的源极之间的节点输出的时钟信号Bl经过缓冲器BFl缓冲后，输出时钟信号CLK3。在NMOS管丽2的漏极和PMOS管MP2的源极之间的节点输出的时钟信号Al经过缓冲器BF2缓冲后，输出时钟信号CLKl。在NMOS管丽3的漏极和PMOS管MP3的源极之间的节点输出的时钟信号B2经过缓冲器BF3缓冲后，输出时钟信号CLK2。在NMOS管MN4的漏极和PMOS管MP4的源极之间的节点输出的时钟信号A2 经过缓冲器BF4缓冲后，输出时钟信号CLK4。本领域的技术人员应该意识到，上述实施例中的不同沟道类型的MOS管并不是要限定性的。相反，本领域的普通技术人员可以对其做出不同的变化。例如，交叉耦合结构中的上部两个MOS管的沟道类型可以为N型，同时下部两个MOS管的沟道类型可以为P型。
另外，在上述实施例中，匪OS管丽1和丽2的源极接地，PMOS管MPl和MP2的漏极接供电电源。本领域的技术人员应该意识到这仅仅是实施例，在不同的应用情况下，可以根据对电压/电流或者散热等方面的要求来调整交叉耦合结构的电源配置。根据本技术的另一实施例，上述的延时单元Dl D4的每一个的延时量都是可调的。例如，延时单元Dl D2的延时量基本上相等，延时单元D3 D4的延时量基本上相等。图2示出了根据本技术的实施例的多相位时钟信号发生器中的延时单元的电路结构示意图。如图2所示的延时单元包括两个串联连接的反相器NT1、NT2和一个电容器C。电容器C的一端耦接至反相器之间的节点，另一端接地。根据本技术的另一实施例，本领域的技术人员可以设置更多数目的反相器来实现延时或者采用其他的方式来进行延时，例如采用延时线。根据本技术的一个实施例，上述延时单元Dl和D2中的电容器C的电容是可调的。 例如，该电容器C是可调电容器。图3示出了根据本技术的实施例的多相位时钟信号发生器输出的各相信号的相对时序关系示意图。如图3所示，输入时钟信号CLK和CLKB是一对相位相反的时钟信号。CLKd和CLKBd 是CLK和CLKB经过延时单元Dl和D2后产生的信号。CLK1、CLK2、CLK3和CLK4是根据如图 1所示的四相时钟信号发生电路输出的时钟信号分别经过缓冲器BF2、BF3、BF1和BF4缓冲后输出的各相时钟信号。在tl时刻，输入时钟信号CLK的下降沿到来。在t2时刻，PMOS管 MP4将信号A2变为高电平，同时时钟信号CLK4变为低电平。在t3时亥lj，时钟信号CLKd的下降沿到来，并通过丽1管将时钟信号Bl下拉为低电平，同时时钟信号CLK3变为低电平。 在t4时刻，时钟信号Bl通过交叉耦合的PMOS管MPl和MP2将时钟信号Al上拉为高电平， 同时时钟信号CLKl变为高电平。在t5时亥lj，时钟信号A2通过交叉耦合的PMOS管MP3和 MP4将时钟信号B2上拉为高电平，同时时钟信号CLK2变为高电平。在t6时刻，输入时钟信号CLK的上升沿到来。在t7时刻，NMOS管丽3管将时钟信号B2下拉为低电平，同时时钟信号CLK2变为低电平。在伪时刻，时钟信号CLKBd的下降沿到来，并通过NMOS管丽2将时钟信号Al下拉为低电平，同时时钟信号CLKl变为低电平。在t9时刻，时钟信号Al通过交叉耦合的PMOS管MPl和MP2将时钟信号Bl上拉为高电平，同时时钟信号CLK3变为高电平。在tlO时刻，时钟信号B2通过交叉耦合的PMOS管 MP3和MP4将时钟信号A2上拉为高电平，同时时钟信号CLK4变为高电平。以上描述的是四相时钟信号发生电路，本领域的技术人员也可以利用其中的两相结构产生两相时钟信号。图4示出了根据本技术的另一实施例的双相位时钟信号发生器的电路结构示意图。如图4所示，根据本实施例的双相位时钟信号发生器采用了图1所示的四相时钟信号发生器的电路模块MDl和相应的缓冲器BFl和BF2。根据本实施例的双相时钟信号发生器产生时钟信号CLK3和CLKl。此外，图5示出了根据本技术的又一实施例的双相位时钟信号发生器的电路结构示意图。图5所示的双相位时钟信号发生器采用了图1所示的四相时钟信号发生器的电路模块MD2和相应的缓冲器BF3和BF4。根据本实施例的双相时钟信号发生器产生时钟信号 CLK2 禾口 CLK4。
虽然以上描述的是双相时钟信号和四相时钟信号的产生，但是本领域的普通技术人员可以利用以上的实施例产生其他数目相位的时钟信号。例如，将输入时钟信号通过一直通晶体管结构作为额外的时钟信号，从而产生三相或者五相时钟信号。再如，在图1所示的四相时钟信号产生电路的基础上，增加额外的双相时钟信号产生电路并且给该额外的双向时钟信号产生电路增加额外的延时单元，例如将图4或者5中的每个延时单元用两个延时单元代替。或者，对单一时钟信号进行分频后再采用上述的时钟发生电路来产生想要数目相位的时钟信号。虽然以上描述的是时钟产生电路接收外部的输入时钟和反相的输入时钟，但是上述的电路也可以接收单一的外部输入时钟或者内置的时钟源并且设置一个反相器进行反相操作，产生反相的时钟信号。图6示出了根据本技术的再一实施例的四相位时钟信号发生器的电路结构示意图。如图6所示，外部输入一个时钟信号CLK，在电路内部设置反相器NT来将时钟信号转换成反相的时钟信号CLKB。另外，在图6所示的电路中，用如图2所示的延时单元代替如图1所示电路中的各个延时单元，但是电容器C的值可以按照不同的需要进行调节。如上述工作过程描述，本技术中各个实施例的电路结构产生的各相位的时钟信号之间的相位关系具有严格的先后触发关系及时序约束关系，不会产生相位的重叠，即与集成工艺、工作电压或工作温度相对无关。以上对本技术的示出示例的描述，包括摘要中所描述的，并不希望是穷尽的或者是对所公开的精确形式的限制。尽管出于说明性目的在此描述了本技术的特定实施例和示例，但是在不偏离本技术的更宽的精神和范围的情况下，各种等同修改是可以的。实际上， 应当理解，特定信号、电流、频率、功率范围值、时间等被提供用于说明目的，并且其他值也可以用在根据本技术教导的其他实施例和示例中。
权利要求
1.一种多相位时钟信号发生电路，包括 第一沟道类型的第一晶体管和第二晶体管；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极和第四晶体管的栅极，第二晶体管的漏极耦接至第四晶体管的源极和第三晶体管的栅极，所述第三晶体管和第四晶体管的漏极接供电电源；第一延时单元，输入端接收一时钟信号，输出端耦接至第一晶体管的栅极； 第二延时单元，输入端接收所述时钟信号的反相时钟信号，输出端耦接至第二晶体管的栅极；第一沟道类型的第五晶体管和第六晶体管，分别接收所述反相的时钟信号和所述时钟信号；第二沟道类型的第七晶体管和第八晶体管，其中，第五晶体管和第六晶体管的源极接地，第五晶体管的漏极耦接至第七晶体管的源极，第六晶体管的漏极耦接至第八晶体管的源极，所述第七晶体管和第八晶体管的漏极接供电电源；第三延时单元，输入端耦接至所述第五晶体管的漏极和第七晶体管的源极之间的节点，输出端耦接至第八晶体管的栅极；第四延时单元，输入端耦接至所述第六晶体管的漏极和第八晶体管的源极之间的节点，输出端耦接至所述第七晶体管的栅极；其中，第二晶体管的漏极和第四晶体管的源极之间的节点输出第一时钟信号，第五晶体管的漏极和第七晶体管的源极之间的节点输出第二时钟信号，第一晶体管的漏极和第三晶体管的源极之间的节点输出第三时钟信号，第六晶体管的漏极和第八晶体管的源极之间的节点输出第四时钟信号。
2.如权利要求1所述的电路，其中第一延时单元、第二延时单元、第三延时单元和第四延时单元的延时时间都是可调的。
3.如权利要求1所述的电路，其中第一延时单元、第二延时单元、第三延时单元和第四延时单元的每一个都包括串联连接到第一反相器和第二反相器，以及一端连接到第一反相器和第二反相器之间的节点的电容器，电容器的另一端接地。
4.如权利要求3所述的电路，其中所述电容器是可调电容器。
5.如权利要求1所述的电路，其中第一延时单元和第二延时单元的延时时间基本上相等，第三延时单元和第四延时单元的延时时间基本上相等。
6.如权利要求1所述的电路，其中所述第一沟道类型是N型，第二沟道类型是P型。
7.如权利要求1所述的电路，其中第一沟道类型是P型，第二沟道类型是N型。
8.如权利要求1所述的电路，还包括第一缓冲器，输入端耦接至第一晶体管的漏极和第三晶体管的源极之间的节点，输出端输出缓冲的第三时钟信号，第二缓冲器，输入端耦接至第二晶体管的漏极和第四晶体管的源极之间的节点，输出端输出缓冲的第一时钟信号，第三缓冲器，输入端耦接至第五晶体管的漏极和第七晶体管的源极之间的节点，输出端输出缓冲的第二时钟信号，第四缓冲器，输入端耦接至第六晶体管的漏极和第八晶体管的源极之间的节点，输出端输出缓冲的第四时钟信号。
9.如权利要求1所述的电路，还包括反相器，将所输入的时钟信号转换成反相的时钟信号。
10.一种多相位时钟信号发生电路，包括第一沟道类型的第一晶体管和第二晶体管；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极和第四晶体管的栅极，第二晶体管的漏极耦接至第四晶体管的源极和第三晶体管的栅极，所述第三晶体管和第四晶体管的漏极接供电电源；第一延时单元，输入端接收一时钟信号，输出端耦接至第一晶体管的栅极；第二延时单元，输入端接收所述时钟信号的反相时钟信号，输出端耦接至第二晶体管的栅极；其中，第二晶体管的漏极和第四晶体管的源极之间的节点输出第一时钟信号，第一晶体管的漏极和第三晶体管的源极之间的节点输出第三时钟信号。
11.如权利要求10所述的电路，其中第一延时单元和第二延时单元的每一个都包括 串联连接到第一反相器和第二反相器，以及一端连接到第一反相器和第二反相器之间的节点的电容器，电容器的另一端接地。
12.如权利要求11所述的电路，其中所述电容器是可调电容器。
13.一种多相位时钟信号发生电路，包括第一沟道类型的第一晶体管和第二晶体管，分别接收一时钟信号和所述时钟信号的反相时钟信号；第二沟道类型的第三晶体管和第四晶体管，其中，第一晶体管和第二晶体管的源极接地，第一晶体管的漏极耦接至第三晶体管的源极，第二晶体管的漏极耦接至第四晶体管的源极，所述第三晶体管和第四晶体管的漏极接供电电源；第一延时单元，输入端耦接至所述第一晶体管的漏极和第三晶体管的源极之间的节点，输出端耦接至第四晶体管的栅极；第二延时单元，输入端耦接至所述第二晶体管的漏极和第四晶体管的源极之间的节点，输出端耦接至所述第三晶体管的栅极；其中，第一晶体管的漏极和第三晶体管的源极之间的节点输出第一时钟信号，第二晶体管的漏极和第四晶体管的源极之间的节点输出第二时钟信号。
14.如权利要求13所述的电路，其中第一延时单元和第二延时单元的每一个都包括 串联连接到第一反相器和第二反相器，以及一端连接到第一反相器和第二反相器之间的节点的电容器，电容器的另一端接地。
15.如权利要求14所述的电路，其中所述电容器是可调电容器。
全文摘要
公开了一种多相时钟信号发生电路。该电路包括两个电路模块，每个电路模块都包括交叉耦合结构和两个延时单元，其中延时单元和是可调延时单元。电路模块MD1包括两个NMOS管、两个PMOS管以及两个延时单元。电路模块MD2包括两个NMOS管、两个PMOS管以及两个延时单元。根据实施例的多相位时钟信号发生电路所产生的各相时钟信号之间的相位关系与该电路的集成工艺，工作电压和工作温度相对无关，因此能够保证多相位电荷泵的效率。
文档编号H03K5/15GK102420593SQ20111039074
公开日2012年4月18日 申请日期2011年11月30日 优先权日2011年11月30日
发明者陈岚, 陈巍巍, 龙爽 申请人:中国科学院微电子研究所