专利名称：低功耗吞吐脉冲式分频器电路的制作方法
技术领域：
本实用新型属于微电子技术领域，涉及一种低功耗吞吐脉冲式分频器电路。
背景技术：
随着集成电路技术的进步，CMOS工艺成为面向几个GHz应用的首选。然而，射频前端电路较大的功耗仍然是约束系统电池寿命的瓶颈。频率合成器是射频前端电路中的关键模块，它包括压控振荡器、多模分频器、鉴频鉴相器、电荷泵及环路滤波器，是整个射频收发电路消耗功耗的主要部分。其中的多模分频器和压控振荡器工作在锁相环的最高频率，它们的功耗占整个频率综合器功耗的70%以上，因此多模分频器的低功耗设计成为低功耗射频前端电路的关键。吞吐脉冲式分频器是常用的多模分频器结构，它包括一个双模前置预分频器、可编程计数器P和吞吐脉冲计数器S。信号由双模前置预分频器输入，从可编程计数器输出。吞吐脉冲计数器S的作用是使双模前置预分频器在可编程计数器P的前S个周期为除(N+1)分频，后(P-S)个周期为除N分频，这样得到的分频比为SX (N+l) +(P-S) XN=PN+S。通过分析吞吐脉冲式分频器的工作状态可以发现，双模前置预分频器中的部分D触发器和吞吐脉冲计数器S的T触发器在后(P-S)个周期内处于闲置状态，对分频功能的实现没有作用却同样在消耗能量。
发明内容本实用新型的目的在于针对现有技术的不足，提供一种低功耗吞吐脉冲式分频器电路。本实用新型包括双模前置预分频器F、可编程计数器P和吞吐脉冲计数器S ;双模前置预分频器F的时钟输入端CKf接外部输入时钟信号Fin，模式控制信号输入端MCf与吞吐脉冲计数器S的模式控制信号输出端MCs连接，分频输出端Foutf与吞吐脉冲计数器S的 时钟输入端CKs和可编程计数器P的时钟输入端CKp连接，可编程计数器P的分频输出端Foutp作为整个分频器电路的分频输出端Fout，并与吞吐脉冲计数器S的重置端reset,和可编程计数器P的重置端resetp连接。所述的双模前置预分频器F包括两个D触发器、一个二输入或门0R、一个二输入与门AND ;二输入或门OR的输出端与第一 D触发器Dl的数据输入端D连接，二输入或门OR的一个输入端和二输入与门AND的一个输入端与第一 D触发器Dl的反相端出端QB连接，二输入与门AND的另一个输入端与第二 D触发器D2的使能输入端en连接作为模式控制信号输入端MCf, 二输入与门AND的输出端与第二 D触发器D2的数据输入端D连接,二输入或门OR的另一个输入端与第二 D触发器D2的同相输出端Q连接，第一 D触发器Dl的同相输出端Q作为分频输出端Foutf,第一 D触发器Dl的时钟输入端CLK和第二 D触发器D2的时钟输入端CLK连接作为双模前置预分频器F的时钟输入端CKf ；所述的第一 D触发器Dl包括六个NMOS管和五个PMOS管，第一 NMOS管MNl的栅极和第一 PMOS管MPl的栅极连接作为第一 D触发器Dl的数据输入端D，第五PMOS管MP5的漏极和第六NMOS管MN6的漏极连接作为第一 D触发器Dl的同相输出端Q ;第二 PMOS管MP2 的源极与第一 PMOS管MPl的漏极连接，第一 NMOS管MNl的漏极和第二 PMOS管MP2的漏极与第三NMOS管MN3的栅极连接；第二 NMOS管MN2的漏极与第三NMOS管MN3的源极连接，第三NMOS管MN3的漏极、第三PMOS管MP3的漏极、第四NMOS管MN4的栅极与第四PMOS管MP4的栅极连接；第四NMOS管MN4的漏极与第五NMOS管丽5的源极连接，第五NMOS管MN5的漏极、第四PMOS管MP4的漏极、第六NMOS管MN6的栅极与第五PMOS管MP5的栅极连接，作为第一 D触发器Dl的反相输出端QB ;第二 PMOS管MP2的栅极、第二 NMOS管丽2的栅极、第三PMOS管MP3的栅极、第五NMOS管丽5的栅极连接作为第一 D触发器Dl时钟输入端CLK ;第一 NMOS管MNl的源极、第二 NMOS管MN2的源极、第四NMOS管MN4的源极、第六NMOS管MN6的源极接地；第一 PMOS管MPl的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极、第五PMOS管MP5的源极接电源VDD ；所述的第二 D触发器D2包括七个NMOS管和六个PMOS管，第七NMOS管MN7的栅极和第六PMOS管MP6的栅极连接作为第二 D触发器D2的数据输入端D，第H^一 PMOS管MPll的漏极和第十二 NMOS管丽12的漏极连接作为第二 D触发器D2的同相输出端Q ;第七PMOS管MP7的源极与第六PMOS管MP6的漏极连接，第七NMOS管MN7的漏极和第七PMOS管MP7的漏极与第九NMOS管MN9的栅极连接；第八NMOS管MN8的漏极与第九NMOS管MN9的源极连接，第九NMOS管MN9的漏极、第八PMOS管MP8的漏极、第十NMOS管MNlO的栅极与第九PMOS管MP9的栅极连接；第十NMOS管MNlO的漏极与第i^一 NMOS管MNll的源极连接，第i^一 NMOS管MNlI的漏极、第九PMOS管MP9的漏极、第十PMOS管MPlO的漏极、第十二 NMOS管丽12的栅极与第i^一 PMOS管MPlI的栅极连接，作为第二 D触发器D2的反相输出端QB ；第七PMOS管MP7的栅极、第八NMOS管MN8的栅极、第八PMOS管MP8的栅极、第i^一 NMOS管丽11的栅极连接作为第二 D触发器D2时钟输入端CLK ;第十PMOS管MPlO的栅极和第十三NMOS管丽13的栅极连接作为使能输入端en ;第八NMOS管MN8的源极和第十NMOS管丽10的源极与第十三NMOS管丽13的漏极连接，第七NMOS管丽7的源极、第十三NMOS管MN13的源极、第十二 NMOS管MN12的源极接地；第六PMOS管MP6的源极、第八PMOS管MP8的源极、第九PMOS管MP9的源极、第十PMOS管MPlO的源极、第i^一 PMOS管MPll的源极接电源VDD。吞吐脉冲计数器S包括可预置减I计数器DC、或非门N0R、寄存器Reg和标准D触发器D3 ;可预置减I计数器DC的时钟输入端为吞吐脉冲计数器S的时钟输入端CKS，标准D触发器D3的输出端为吞吐脉冲计数器S的模式控制信号输出端MCS，并与可预置减I计数器DC的使能输入端EN连接，可预置减I计数器DC的预置使能信号输入端LDE与标准D触发器D3的预置端SET连接作为吞吐脉冲计数器S的重置端reset,，寄存器Reg的输入端接外部分频置数信号；或非门NOR的输出端与标准D触发器D3的时钟输入端连接；所述的可预置减I计数器包括N (N彡3)级可预置T触发器和M级与门，M=N_2 ；可预置T触发器包括数据输入端口 T、时钟输入端口 CLK、预置使能信号输入端口SE、预置数输入端口 SD、使能输入端en、同相输出端口 Q、反相输出端口 QN ;使能输入端en有效情况下，预置使能信号输入端口 SE有效时，在时钟信号作用下，预置数输入端口 SD的信号直接输出到同相输出端口 Q，预置使能信号输入端口 SE无效时，在时钟信号作用下，数据输入端口 T的信号直接输出到同相输出端口 Q ;使能输入端en无效情况下，同相输出端口 Q恒定高电平输出；每个可预置T触发器的预置使能信号输入端口 SE连接作为可预置减I计数器的预置使能信号输入端LDE，时钟输入端口 CLK连接作为可预置减I计数器的时钟输入端，使能输入端en连接作为可预置减I计数器的使能输入端EN，预置数输入端口 SD按照顺序分别接寄存器输出的相应位，第η级可预置T触发器的预置数输入端口 SD接寄存器输出的第η位，第η级可预置T触发器的同相输出端口 Q作为可预置减I计数器输出的第η位，并与或非门NOR的输入端第η位连接，I ^η^Ν；第一级可预置T触发器的数据输入端口 T接高电平，反相输出端口 QN与第二级可预置T触发器的数据输入端口 T以及各级与门的一个输入端口连接；第二级可预置T触发器的反相输出端口 QN与各级与门的另一个输入端口连接； 如N彡4，则第m (3彡m彡N-I)级可预置T触发器的数据输入端口 T与第k(k=m-2)级与门的输出端口连接,反相输出端口 QN与第j (j=k-l)级至第M级的与门的又一个输入端口连接；所有中间级的可预置T触发器的反相输出端口 QN分别与各级与门各输入端口连接；最末级可预置T触发器的反相输出端口 QN悬空。本实用新型提供的吞吐脉冲式分频器电路，双模前置预分频器在可编程计数器P的前S个周期为除(N+1)分频，后(P-S)个周期为除N分频，这样得到的分频比为SX (N+1) +(P-S) XN=PN+S。在可编程计数器P的前S个周期内，S计数器和双模分频器的工作状态与在传统的吞吐脉冲式分频器电路中的工作状态一样；在可编程计数器P的后(P-S)个周期内，双模前置预分频器的第二 D触发器和吞吐脉冲计数器S中的所有T触发器都处于断电状态，在保持相同分频功能的前提下使电路的功耗大大降低。理论和测试结果都表明，本实用新型的吞吐脉冲式分频器电路能够有效降低功耗，功耗降低36%以上。
图I是本实用新型结构示意图；图2为图I中双模前置预分频器的结构示意图；图3为图2中第一 D触发器的结构示意图；图4为图2中第二 D触发器的结构示意图；图5为图I中吞吐脉冲计数器的结构示意图；图6为图5中可预置减I计数器的结构示意图。
具体实施方式
如图I所示，一种低功耗吞吐脉冲式分频器电路包括双模前置预分频器F、可编程计数器P和吞吐脉冲计数器S。双模前置预分频器F的时钟输入端CKf接外部输入时钟信号Fin，模式控制信号输入端MCf与吞吐脉冲计数器S的模式控制信号输出端MCs连接，分频输出端Foutf与吞吐脉冲计数器S的时钟输入端CKs和可编程计数器P的时钟输入端CKp连接，可编程计数器P的分频输出端Foutp作为整个分频器电路的分频输出端Fout，并与吞吐脉冲计数器S的重置端reset,和可编程计数器P的重置端resetp连接。[0025]如图2所示，双模前置预分频器F为除2/3双模分频器，包括两个D触发器、一个二输入或门0R、一个二输入与门AND。二输入或门OR的输出端与第一 D触发器Dl的数据输 入端D连接，二输入或门OR的一个输入端和二输入与门AND的一个输入端与第一 D触发器Dl的反相端出端QB连接，二输入与门AND的另一个输入端与第二 D触发器D2的使能输入端en连接作为模式控制信号输入端MCf, 二输入与门AND的输出端与第二 D触发器D2的数据输入端D连接，二输入或门OR的另一个输入端与第二 D触发器D2的同相输出端Q连接，第一 D触发器Dl的同相输出端Q作为分频输出端Foutf,第一 D触发器Dl的时钟输入端CLK和第二 D触发器D2的时钟输入端CLK连接作为双模前置预分频器F的时钟输入端CKf ；当MCf= “ I”时，双模前置预分频器F为除3分频，当MCf= “O”时，双模前置预分频器F为除2分频；除2分频状态时，触发器D2关断，功耗为零。如图3所示，第一 D触发器Dl包括六个NMOS管和五个PMOS管，第一 NMOS管MNl的栅极和第一 PMOS管MPl的栅极连接作为第一 D触发器Dl的数据输入端D，第五PMOS管MP5的漏极和第六NMOS管MN6的漏极连接作为第一 D触发器Dl的同相输出端Q ;第二 PMOS管MP2的源极与第一 PMOS管MPl的漏极连接，第一 NMOS管MNl的漏极和第二 PMOS管MP2的漏极与第三NMOS管MN3的栅极连接；第二 NMOS管MN2的漏极与第三NMOS管MN3的源极连接，第三NMOS管MN3的漏极、第三PMOS管MP3的漏极、第四NMOS管MN4的栅极与第四PMOS管MP4的栅极连接；第四NMOS管MN4的漏极与第五NMOS管MN5的源极连接，第五NMOS管MN5的漏极、第四PMOS管MP4的漏极、第六NMOS管MN6的栅极与第五PMOS管MP5的栅极连接，作为第一 D触发器Dl的反相输出端QB ;第二 PMOS管MP2的栅极、第二 NMOS管丽2的栅极、第三PMOS管MP3的栅极、第五NMOS管丽5的栅极连接作为第一 D触发器Dl时钟输入端CLK ;第一 NMOS管MNl的源极、第二 NMOS管MN2的源极、第四NMOS管MN4的源极、第六NMOS管MN6的源极接地；第一 PMOS管MPl的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极、第五PMOS管MP5的源极接电源VDD。第一触发器Dl在时钟高电平时对输入信号D米样,在时钟低电平时对米样信号保持并同相输出到Q端，反相输出到QB端。如图4所示，第二 D触发器D2包括七个NMOS管和六个PMOS管，第七NMOS管MN7的栅极和第六PMOS管MP6的栅极连接作为第二 D触发器D2的数据输入端D，第i^一 PMOS管MPlI的漏极和第十二 NMOS管丽12的漏极连接作为第二 D触发器D2的同相输出端Q ;第七PMOS管MP7的源极与第六PMOS管MP6的漏极连接，第七NMOS管MN7的漏极和第七PMOS管MP7的漏极与第九NMOS管MN9的栅极连接；第八NMOS管MN8的漏极与第九NMOS管MN9的源极连接，第九NMOS管MN9的漏极、第八PMOS管MP8的漏极、第十NMOS管MNlO的栅极与第九PMOS管MP9的栅极连接；第十NMOS管MNlO的漏极与第i^一 NMOS管MNll的源极连接，第i^一 NMOS管MNll的漏极、第九PMOS管MP9的漏极、第十PMOS管MPlO的漏极、第十二 NMOS管丽12的栅极与第i^一 PMOS管MPll的栅极连接，作为第二 D触发器D2的反相输出端QB ;第七PMOS管MP7的栅极、第八NMOS管MN8的栅极、第八PMOS管MP8的栅极、第i^一 NMOS管丽11的栅极连接作为第二 D触发器D2时钟输入端CLK ;第十PMOS管MPlO的栅极和第十三NMOS管丽13的栅极连接作为使能输入端en ;第八NMOS管MN8的源极和第十NMOS管MNlO的源极与第十三NMOS管MN13的漏极连接，第七NMOS管MN7的源极、第十三NMOS管MN13的源极、第十二 NMOS管MN12的源极接地；第六PMOS管MP6的源极、第八PMOS管MP8的源极、第九PMOS管MP9的源极、第十PMOS管MPlO的源极、第i^一 PMOS管MPll的源极接电源VDD。第二触发器D2在MC为高电平时，丽13导通，MPlO截止，在时钟高电平时对输入信号D米样,在时钟低电平时对米样信号保持并同相输出到Q端,反相输出到QB端；在MC为低电平时，丽13截止，MPlO导通，反相输出QB端输出高电平，同相输出Q端输出低电平。如图5所示，吞吐脉冲计数器S包括可预置减I计数器DC、或非门N0R、寄存器Reg和标准D触发器D3 ;可预置减I计数器DC的时钟输入端为吞吐脉冲计数器S的时钟输入端CKs，标准D触发器D3的输出端为吞吐脉冲计数器S的模式控制信号输出端MCS，并与可预置减I计数器DC的使能输入端EN连接，可预置减I计数器DC的预置使能信号输入端LDE与标准D触发器D3的预置端SET连接作为吞吐脉冲计数器S的重置端reset,，寄存器Reg的输入端接外部分频置数信号；或非门NOR的输出端与标准D触发器D3的时钟输入端连接。 如图6所示，可预置减I计数器包括五级可预置T触发器T-I 5和三级与门AND-I 3。可预置T触发器T-I 5包括数据输入端口 T、时钟输入端口 CLK、预置使能信号输入端口 SE、预置数输入端口 SD、使能输入端en、同相输出端口 Q、反相输出端口 QN ;使能输入端en有效情况下，预置使能信号输入端口 SE有效时，在时钟信号作用下，预置数输入端口 SD的信号直接输出到同相输出端口 Q，预置使能信号输入端口 SE无效时，在时钟信号作用下，数据输入端口 T的信号直接输出到同相输出端口 Q;使能输入端en无效情况下，同相输出端口 Q恒定高电平输出；五级的可预置T触发器T-I 5的预置使能信号输入端口 SE连接作为可预置减I计数器的预置使能信号输入端LDE、时钟输入端口 CLK连接作为可预置减I计数器的时钟输入端，使能输入端en连接作为可预置减I计数器的使能输入端EN。第一级可预置T触发器T-I的数据输入端口 T接高电平“1”，反相输出端口 QN与第二级可预置T触发器T-2的数据输入端口 T以及与门AND-I 3的第一输入端口连接，预置数输入端口 SD[I]接寄存器Reg输出的第一位，同相输出端口 Q作为可预置减I计数器2输出的第一位Q[l]；第二级可预置T触发器T-2的数据输入端口 T接第一级可预置T触发器T-I的反相输出端QN，反相输出端口 QN连接与门AND-I 3的第二输入端口，预置数输入端口 SD [2]接寄存器Reg输出的第二位，同相输出端口 Q作为可预置减I计数器2输出的第二位Q[2]；第三级可预置T触发器T-3的数据输入端口 T接第一级与门AND-I的输出端，反相输出端口 QN连接与门AND-2 3的第三输入端口，预置数输入端口 SD [3]接寄存器Reg输出的第三位，同相输出端口 Q作为可预置减I计数器2输出的第三位Q[3]；第四级可预置T触发器T-4的数据输入端口 T接第二级与门AND-2的输出端，反相输出端口 QN连接与门AND-3第四输入端口，预置数输入端口 SD [4]接寄存器Reg输出的第四位，同相输出端口 Q作为可预置减I计数器2输出的第四位Q[4]；第五级可预置T触发器T-5的数据输入端口 T接第三级与门AND-3的输出端，预置数输入端口 SD[5]接寄存器Reg输出的第五位，同相输出端口 Q作为可预置减I计数器2输出的第五位Q[5],反相输出端口 QN悬空。[0040]计数值由外界提供并保存在寄存器Reg中，可预置减I计数器DC在时钟信号CKs作用下，从S[n]开始减I计数；当计数输出为零时，η位或非门产生由“O”到“I”的跳变，形成上升的时钟沿；标准D触发器D3在上升时钟沿的作用下，MCs由“I”变为“O”并保持；此时S计数器计数完毕，模式控制输出信号MCs为低电平，可预置减I计数器DC在时能信号的作用下关断以节省功耗。当resets信号有效时，可预置减I计数器DC的输出预置为S [n], MCs预置为“1”，新的计数周期开始。对整个低功耗吞吐脉冲式分频器，当resets信号有效时，可预置减I计数器DC的输出预置为S[n]，MCs预置为“1”，计数周期开 始；双模前置预分频器分频比为3，分频输出信号作为吞吐脉冲计数器S和可编程计数器P的计数时钟，吐脉冲计数器S和可编程计数器P在时钟作用下作减I计数；当吞吐脉冲计数器S计数完成以后，输出模式控制信号MCs变为1，此时双模前置预分频器分频比变为2，同时双模前置预分频器中的D2触发器和吞吐脉冲计数器S中的T触发器关断以节省功耗；当P计数器计数完以后，resets信号有效，MCs预置为“1”，可预置减I计数器DC唤醒并且输出预置为S[n]，新的计数周期开始。
权利要求1.低功耗吞吐脉冲式分频器电路，包括双模前置预分频器(F)、可编程计数器(P)和吞吐脉冲计数器(S);双模前置预分频器(F)的时钟输入端(CKf)接外部输入时钟信号(Fin)，模式控制信号输入端(MCf)与吞吐脉冲计数器(S)的模式控制信号输出端(MCs)连接，分频输出端(Foutf)与吞吐脉冲计数器⑶的时钟输入端(CKs)和可编程计数器⑵的时钟输入端(CKp)连接，可编程计数器⑵的分频输出端(Foutp)作为整个分频器电路的分频输出端(Fout)，并与吞吐脉冲计数器(S)的重置端(reset,)和可编程计数器(P)的重置端(resetp)连接； 所述的双模前置预分频器(F)包括两个D触发器、一个二输入或门(OR)、一个二输入与门(AND) ;二输入或门(OR)的输出端与第一 D触发器(Dl)的数据输入端(D)连接，二输入或门(OR)的一个输入端和二输入与门(AND)的一个输入端与第一 D触发器(Dl)的反相端出端(QB)连接，二输入与门(AND)的另一个输入端与第二 D触发器(D2)的使能输入端(en)连接作为模式控制信号输入端(MCf), 二输入与门(AND)的输出端与第二 D触发器(D2)的数据输入端(D)连接，二输入或门(OR)的另一个输入端与第二 D触发器(D2)的同相输出端(Q)连接，第一 D触发器(Dl)的同相输出端(Q)作为分频输出端(Foutf),第一 D触发器(Dl)的时钟输入端(CLK)和第二 D触发器(D2)的时钟输入端(CLK)连接作为双模前置预分频器(F)的时钟输入端(CKf)； 所述的第一 D触发器(Dl)包括六个NMOS管和五个PMOS管；第一 NMOS管(MNl)的栅极和第一 PMOS管(MPl)的栅极连接作为第一 D触发器(Dl)的数据输入端(D)，第五PMOS管(MP5)的漏极和第六NMOS管(MN6)的漏极连接作为第一 D触发器(Dl)的同相输出端(Q)；第二 PMOS管(MP2)的源极与第一 PMOS管(MPl)的漏极连接，第一 NMOS管(MNl)的漏极和第二 PMOS管(MP2)的漏极与第三NMOS管(MN3)的栅极连接；第二 NMOS管(MN2)的漏极与第三NMOS管(MN3)的源极连接，第三NMOS管(MN3)的漏极、第三PMOS管(MP3)的漏极、第四NMOS管(MN4)的栅极与第四PMOS管(MP4)的栅极连接；第四NMOS管(MN4)的漏极与第五NMOS管(MN5)的源极连接，第五NMOS管(MN5)的漏极、第四PMOS管(MP4)的漏极、第六NMOS管(MN6)的栅极与第五PMOS管(MP5)的栅极连接，作为第一 D触发器(Dl)的反相输出端(QB);第二 PMOS管(MP2)的栅极、第二 NMOS管(MN2)的栅极、第三PMOS管(MP3)的栅极、第五NMOS管(MN5)的栅极连接作为第一 D触发器(Dl)时钟输入端(CLK);第一 NMOS管(MNl)的源极、第二 NMOS管(MN2)的源极、第四NMOS管(MN4)的源极、第六NMOS管(MN6)的源极接地；第一 PMOS管(MPl)的源极、第三PMOS管(MP3)的源极、第四PMOS管(MP4)的源极、第五PMOS管(MP5)的源极接电源(VDD)； 所述的第二 D触发器(D2)包括七个NMOS管和六个PMOS管；第七NMOS管(MN7)的栅极和第六PMOS管(MP6)的栅极连接作为第二 D触发器(D2)的数据输入端(D)，第i^一 PMOS管(MPll)的漏极和第十二 NMOS管(MN12)的漏极连接作为第二 D触发器(D2)的同相输出端(Q);第七PMOS管(MP7)的源极与第六PMOS管(MP6)的漏极连接，第七NMOS管(MN7)的漏极和第七PMOS管(MP7)的漏极与第九NMOS管(MN9)的栅极连接；第八NMOS管(MN8)的漏极与第九NMOS管(MN9)的源极连接，第九NMOS管(MN9)的漏极、第八PMOS管(MP8)的漏极、第十NMOS管(MNlO)的栅极与第九PMOS管(MP9)的栅极连接；第十NMOS管(MNlO)的漏极与第i^一 NMOS管(MNll)的源极连接，第i^一 NMOS管(MNll)的漏极、第九PMOS管(MP9)的漏极、第十PMOS管(MPlO)的漏极、第十二 NMOS管(MN12)的栅极与第i^一 PMOS管(MPll)的栅极连接，作为第二 D触发器(D2)的反相输出端(QB);第七PMOS管(MP7)的栅极、第八NMOS管(MN8)的栅极、第八PMOS管(MP8)的栅极、第i^一 NMOS管(MNll)的栅极连接作为第二 D触发器(D2)时钟输入端(CLK);第十PMOS管(MPlO)的栅极和第十三NMOS管(MN13)的栅极连接作为使能输入端(en);第八NMOS管(MN8)的源极和第十NMOS管(MNlO)的源极与第十三NMOS管(MN13)的漏极连接，第七NMOS管(MN7)的源极、第十三NMOS管(MN13)的源极、第十二 NMOS管(MN12)的源极接地；第六PMOS管(MP6)的源极、第八PMOS管(MP8)的源极、第九PMOS管(MP9)的源极、第十PMOS管(MPlO)的源极、第i^一PMOS管(MPll)的源极接电源(VDD)； 所述的吞吐脉冲计数器(S)包括可预置减I计数器(DC)、或非门(N0R)、寄存器(Reg)和标准D触发器(D3);可预置减I计数器(DC)的时钟输入端为吞吐脉冲计数器(S)的时钟输入端(CKs)，标准D触发器(D3)的输出端为吞吐脉冲计数器⑶的模式控制信号输出端(MCs)，并与可预置减I计数器(DC)的使能输入端(EN)连接，可预置减I计数器(DC)的预 置使能信号输入端(LDE)与标准D触发器(D3)的预置端(SET)连接作为吞吐脉冲计数器(S)的重置端(reset,)，寄存器(Reg)的输入端接外部分频置数信号；或非门(NOR)的输出端与标准D触发器(D3)的时钟输入端连接； 所述的可预置减I计数器包括N级可预置T触发器和M级与门，N彡3，M=N-2 ；所述的可预置T触发器包括数据输入端口(T)、时钟输入端口(CLK)、预置使能信号输入端口(SE)、预置数输入端口(SD)、使能输入端(en)、同相输出端口(Q)、反相输出端口(QN);使能输入端(en)有效情况下，预置使能信号输入端口(SE)有效时，在时钟信号作用下，预置数输入端口(SD)的信号直接输出到同相输出端口(Q)，预置使能信号输入端口(SE)无效时，在时钟信号作用下，数据输入端口(T)的信号直接输出到同相输出端口(Q)；使能输入端(en)无效情况下，同相输出端口(Q)恒定高电平输出； 每个可预置T触发器的预置使能信号输入端口(SE)连接作为可预置减I计数器的预置使能信号输入端(LDE)，时钟输入端口(CLK)连接作为可预置减I计数器的时钟输入端，使能输入端(en)连接作为可预置减I计数器的使能输入端(EN)，预置数输入端口(SD)按照顺序分别接寄存器输出的相应位，第η级可预置T触发器的预置数输入端口(SD)接寄存器输出的第η位，第η级可预置T触发器的同相输出端口(Q)作为可预置减I计数器输出的第η位，并与或非门(NOR)的输入端第η位连接，I ^η^Ν； 第一级可预置T触发器的数据输入端口(T)接高电平，反相输出端口(QN)与第二级可预置T触发器的数据输入端口(T)以及各级与门的一个输入端口连接； 第二级可预置T触发器的反相输出端口(QN)与各级与门的另一个输入端口连接； 如N彡4，则第m级可预置T触发器的数据输入端口(T)与第k级与门的输出端口连接，反相输出端口(QN)与第j级至第M级的与门的又一个输入端口连接，3彡m彡N-l，k=m-2，j=k-l ； 所有中间级的可预置T触发器的反相输出端口(QN)分别与各级与门各输入端口连接；最末级可预置T触发器的反相输出端口(QN)悬空。
专利摘要本实用新型涉及一种低功耗吞吐脉冲式分频器电路。本实用新型包括双模前置预分频器、可编程计数器和吞吐脉冲计数器；双模前置预分频器的时钟输入端接外部输入时钟信号，模式控制信号输入端与吞吐脉冲计数器的模式控制信号输出端连接，分频输出端与吞吐脉冲计数器的时钟输入端和可编程计数器的时钟输入端连接，可编程计数器的分频输出端作为整个分频器电路的分频输出端，并与吞吐脉冲计数器的重置端s和可编程计数器的重置端连接。双模前置预分频器中的一个D触发器和吞吐脉冲计数器中的T触发器受模式控制信号控制，可以关断。本实用新型的吞吐脉冲式分频器电路可以有效降低功耗。
文档编号H03K21/00GK202524375SQ201220125558
公开日2012年11月7日 申请日期2012年3月29日 优先权日2012年3月29日
发明者孙玲玲, 高海军 申请人:杭州电子科技大学