专利名称：一种电荷泵锁相环频率综合器用锁定检测电路的制作方法
技术领域：
本发明涉及一种电荷泵锁相环频率综合器用锁定检测电路，属于集成电路设计领域。
背景技术：
电荷泵锁相环频率综合器是无线收发机射频前端芯片的关键模块，可以为不同标准的无线收发机提供稳定的、可编程的、低噪声的本地振荡信号，其性能决定或影响着整个无线收发系统的性能。由于其输出信号具有频谱纯度高、工作频率高，相位噪声低、功耗低、易于在片集成等优点，因此在学术界与产业界被广泛应用。如图1所示，为一个典型的电荷泵锁相环频率综合器的基本结构，主要包含以下几个组成部分:鉴频鉴相器(PFD,Phase Frequency Detector)、电荷泵(CP, Charge Pump)、环路滤波器(LPF,Low Pass Filter)、压控振荡器(VCO,Voltage Control Oscillator)、分频器(Divider)以及锁定检测电路(Lock Detector)。下面简要介绍电荷泵锁相环频率综合器各主要模块的作用:
鉴频鉴相器:鉴频鉴相器的一个输入端输入参考信号(FREF)，另一个输入端为对频率综合器的输出信号(FOUT)用分频器进行分频后而得到的反馈信号(FDIV)。鉴频鉴相器对参考信号和反馈信号进行频率、相位比较并输出频率、相位比较结果，即产生脉冲控制信号UP、DOWN。频率、相位差的大小以UP、DOWN信号的脉宽反映。电荷泵:将脉冲控制信号UP、DOWN转换成电流信号Icp，并对环路滤波器中的电容进行充电和放电，以产生与参考信号和反馈信号的频率、相位差相对应的电压。环路滤波器:用电荷泵产生的电流信号Icp对环路滤波器中的电容充放电以产生压控振荡器的控制电压Vctrl，此外，环路滤波器还用于滤除电流信号Icp的高频分量。压控振荡器:用于输出频率综合器的输出信号(FOUT)，它的振荡频率由环路滤波器输出的控制电压Vctrl决定。分频器:用于将压控振荡器的输出信号进行N分频，因鉴频鉴相器的两个输入是参考信号和分频器输出的反馈信号，故鉴频鉴相器的输出通过环路滤波器滤波后调节压控振荡器的振荡频率，根据环路锁定时的公式:FREF =FDIV= F0UT/N，从而间接改变分频器的输出信号的频率。锁定检测电路:在电荷泵锁相环频率综合器中，锁定检测电路输出高、低逻辑电平分别表示环路处于锁定状态或失锁状态(通常定义逻辑高电平为锁定、逻辑低电平为失锁)。现有的用于检测锁相环是否锁定的检测电路包括以下几种:
第一种方法是比较参考信号和反馈信号的变化边沿的接近程度来检测环路是否锁定。当连续几个时钟周期内的参考信号和反馈信号的时钟变化边沿很接近，则锁定检测电路认为环路已经锁定，否则没有锁定。但这种锁定检测电路的不足之处在于用模拟电路精确检测、比较两信号的变化边沿的间隔是非常困难的。此外如果锁相环存在静态误差，即使此时锁相环已经锁定，但锁定检测电路仍然会认为没有锁定，产生误判。如图2所示为这种方法主要的原理图，当参考信号和反馈信号的相差在锁定窗信号的脉宽范围之内，认为环路锁定，输出高电平，而当参考信号和反馈信号的相差在锁定窗信号的脉宽范围之外，认为环路失锁，输出低电平。由图可知，实现这样精确的锁定窗信号是十分困难的。第二种方法是通过对参考信号和反馈信号进行计数，比较一定时间内参考信号的脉冲个数及反馈信号的脉冲个数是否相等来判决锁相环是否锁定。这种锁定检测电路的结构比较复杂，需要两个计数器，而且不一定能够正确地反映锁相环的锁定状态，因为锁相环处于锁定状态之前，反馈信号时钟可能不稳定，而如果计数时间较短，有可能环路并未锁定却发生参考信号和反馈信号计数值相同的情况，即产生误判。而要避免误判人为将计数时间设置的很长，则会带来时间成本的增加。如图3所示为采用两个计数器构成锁定检测电路的实现方式，电路包括第一分频器(DIV_1)，第二分频器(DIV_2)，第一计数器(CoUnter_l)，第二计数器(CoUnter_2)，比较器(Compare)，电路的输入为参考信号(FREF)、反馈信号(FDIV)，输出为锁定检测输出信号(OUT)。第一分频器对参考信号进行分频，第二分频器对反馈信号进行分频，两个分频器的分频模数应相同。第一计数器对经过分频的参考信号计数，第二计数器对经过分频的反馈信号计数，比较器对两个计数器的计数值进行比较，当两者的计数值相等时输出逻辑高电平，否则输出逻辑低电平。
发明内容
发明目的:针对上述现有技术存在的问题和不足，本发明提供了一种电荷泵锁相环频率综合器用锁定检测电路。技术方案:为了实现上述发明目的，本发明提出了 一种电荷泵锁相环频率综合器用锁定检测电路。其主要设计思路是通过比较鉴频鉴相器输出的UP、DOWN信号的脉宽，当环路失锁时，一个时钟周期内鉴频鉴相器输出的UP、DOWN信号的脉宽不相等，异或的结果有高电平。而当环路锁定时，一个时钟周期内鉴频鉴相器输出的UP、D0WN信号脉宽相等，故异或的结果必然为低电平。通过后续电路的一系列处理最终输出锁定检测信号LOCK高、低逻辑电平分别表示环路处于锁定状态或失锁状态。本发明的电荷泵锁相环频率综合器用锁定检测电路包含有异或门，第一非门，电阻，电容，反向施密特触发器，第二非门，以及N位计数器；其中，所述的异或门的两输入端分别接鉴频鉴相器的两输出信号，异或门的输出端接第一非门的输入端，第一非门的的输出端接电阻，电阻的另一端接反向施密特触发器的输入端；电容并联在反向施密特触发器的输入端，另一端接地，反向施密特触发器的输出端接第二非门，第二非门的输出端接N位计数器的复位端，N位计数器的输入端接经过分频器分频后的反馈信号，N位计数器的输出为锁定检测电路的输出信号LOCK。所述的异或门用于判断鉴频鉴相器的两输出信号的脉宽是否相等，并输出比较结果；当环路处于失锁状态时，一个时钟周期内鉴频鉴相器的两输出信号信号脉宽必不相等，故异或的结果一定有高电平；而当环路处于锁定状态时，一个时钟周期内鉴频鉴相器的两输出信号信号脉宽相等，故异或的结果必然为低电平。
所述的第一非门由一个PMOS和一个NMOS构成，作用是给电容充放电，第一非门应设计成弱P强N型的反相器，即PMOS的尺寸较小，充电很慢，而NMOS的尺寸较大，放电较快。这样做的目的是保证锁定检测电路对于很小的相位差也能够检测出来。所述的电阻用于控制第一非门的充放电电流的大小，所述的电容用于给反向施密特触发器提供一个输入电压，所述的反向施密特触发器用于产生一个响应电容上电压的输出电压，并给第二非门进行逻辑电平值判断，所述的第二非门用于判断反向施密特触发器输出的电压值并对波形进行整形，输出一个逻辑高电平或逻辑低电平的结果以控制N位计数器的复位端。本发明的一种电荷泵锁相环频率综合器用锁定检测电路的检测方法为:(I)当电荷泵锁相环处于正常工作状态时，在每个输入时钟周期内，锁定检测电路的第一级异或门单元都要检测鉴频鉴相器的两输出信号信号的脉宽是否相等，如果脉宽相等，因复位端为逻辑高电平，则N位计数器开始计数，否则N位计数器保持复位状态；(2)当电荷泵锁相环处于失锁状态时，鉴频鉴相器输出的UP信号的脉宽大于或小于DOWN信号的脉宽，此时第二非门的输出保持低电平，故N位计数器保持复位状态，锁定检测电路的输出信号LOCK保持低电平；(3)当电荷泵锁相环处于锁定状态时，鉴频鉴相器的两输出信号的脉宽相等，此时第二非门的输出保持高电平，故N位计数器开始计数，当鉴频鉴相器的两输出信号的脉宽保持N个周期不变时，N位计数器输出有效的LOCK信号。所述的N位计数器的输入端为经过分频器分频后的反馈信号FDIV，输出端为锁定检测电路的输出信号LOCK，Reset端为复位端。当复位端为低电平时，N位计数器单元开始清0，输出端变低且保持低电平不变，当复位端为高电平并维持N个周期不变时，N位计数器的输出变为高电平即输出有效的LOCK信号。有益效果:本发明设计的一种电荷泵锁相环频率综合器用锁定检测电路可靠性高，不易发生误判，同时因为结构简单，有利于减少电路版图面积及时间成本。
图1为电荷泵锁相环频率综合器的基本结构，图2为比较参考信号和反馈信号变化边沿的锁定检测方式，图3为比较一定时间内参考信号和反馈信号的脉冲个数的锁定检测电路，图4本发明提出的一种电荷泵锁相环频率综合器用锁定检测电路，图5为环路失锁时鉴频鉴相器输出的UP、DOWN信号，图6为环路锁定时鉴频鉴相器输出的UP、DOWN信号，图7为第一非门的结构，图8为锁相环处于失锁状态时的锁定检测电路模拟结果示意图，图9为锁相环处于锁定状态时的锁定检测电路模拟结果示意图。
具体实施方式
为了进一步说明本发明的优势所在以及具体采取的技术手段，以下结合附图对本发明的具体实施方式
作进一步详细的描述。图1-图3为现有背景技术的介绍，不再赘述。如图4所示，本发明所提供的一种电荷泵锁相环频率综合器用锁定检测电路包括:异或门X0R，第一非门N0T_1，电阻R，电容C，反向施密特触发器InvertingSchmitt Trigger,第二非门N0T_2,以及N位计数器Counter。其中，所述的异或门的两输入端分别接鉴频鉴相器的两个输出信号:UP、D0WN。异或门的输出端接第一非门的输入端。第一非门的的输出端接电阻。电阻的输出接反向施密特触发器的输入端。电容并联在反向施密特触发器的输入端，另一端接地。反向施密特触发器的输出端接第二非门。第二非门的输出端接N位计数器的复位端Reset。N位计数器的输入端IN接经过分频器分频后的反馈信号FDIV，N位计数器的输出OUT为锁定检测电路的输出信号LOCK。即整个锁定检测电路的输入为UP、D0WN信号，输出为锁定检测信号LOCK。当电荷泵锁相环处于正常工作状态时，在每个输入时钟周期内，锁定检测电路的第一级异或门单元都要检测鉴频鉴相器输出的UP、D0WN信号的脉宽是否相等。如果脉宽相等，因复位端为逻辑高电平，则N位计数器开始计数，否则N位计数器保持复位状态。当电荷泵锁相环处于失锁状态时，鉴频鉴相器输出的UP信号的脉宽大于或小于DOWN信号的脉宽，此时第二非门的输出保持低电平，故N位计数器保持复位状态，锁定检测电路的输出信号LOCK保持低电平。当电荷泵锁相环处于锁定状态时，鉴频鉴相器输出的UP、DOWN信号的脉宽相等，此时第二非门的输出保持高电平，故N位计数器开始计数，当UP、DOWN信号的脉宽保持N个周期不变时，N位计数器输出有效的LOCK信号。它的工作原理是:异或门检测鉴频鉴相器的输出信号UP、D0WN的脉宽，并输出比较结果。如图5所示，此时参考信号的相位领先于反馈信号，环路未锁定，则在一个时钟周期内UP、D0WN信号的脉宽不相等，理想情况下应当只有UP信号输出脉冲信号，而DOWN信号应保持为低电平。但由于鉴频鉴相器中非理想效应的存在，DOWN信号会输出微小脉宽，这是由于鉴频鉴相器中的复位电路等产生的延迟，所以异或门异或的结果必然有高电平。如图7所示，为第一非门的结构。第一非门由一个PMOS和一个NMOS构成，作用是给电容充放电。第一非门应设计成弱P强N型的反相器，即PMOS的尺寸较小，充电很慢，而NMOS的尺寸较大，放电较快。这样做的目的是保证锁定检测电路对于很小的相位差也能够检测出来。在一个时钟周期内，异或的结果为低电平占较多百分比而高电平占较少百分比，又由于充电很慢而放电较快，故电容上的电压整体呈下降趋势。第一非门后串联的电阻主要用于控制充放电电流的大小，根据实际情况的需要，电阻可省略。所述的反向施密特触发器的特点是:当输入电压低于负向阈值电压时，输出为高。而当输入电压高于正向阈值时，输出为低。当输入在负向阈值与正向阈值之间时，输出保持不变，也就是说当输入电压发生足够的变化时，输出才变化，这种现象叫迟滞现象，表明反向施密特触发器具有记忆性。当电容上的电压下降到反向施密特触发器的负向阈值电压以下时，反向施密特触发器输出逻辑高电平。故通过第二非门后输出低电平送给N位计数器的复位端。所述的N位计数器的输入端为经过分频器分频后的反馈信号(FDIV)，输出端为锁定检测电路的输出信号LOCK，Reset端为复位端。由于环路失锁时，N位计数器的复位端保持低电平，故锁定检测电路的输出信号LOCK保持低电平不变。如图6所示，此时参考信号的相位与反馈信号的相位相等，环路锁定。理想情况下UP、D0WN信号均应保持为低电平。但由于鉴频鉴相器中非理想效应的存在，UP、DOWN信号均会输出微小脉宽，这是由于鉴频鉴相器中的复位电路等产生的延迟，但异或门异或的结果依然保持低电平。故通过第一非门后持续给电容充电，当电容上的电压上升到高于反向施密特触发器的正向阈值时，反向施密特触发器输出逻辑低电平。故再通过第二非门后输出高电平送给N位计数器的复位端。当复位端为高电平并维持N个周期不变时，N位计数器的输出变为高电平即输出有效的LOCK信号。如图8所示，为电荷泵锁相环处于失锁状态时的锁定检测电路模拟结果示意图，图中从上至下分别表示为参考信号(FREF)，反馈信号(FOUT)，UP信号，DOWN信号，异或门输出的脉冲信号(XOR)，电容上电压即反向施密特触发器的输入(IST_IN)，反向施密特触发器的输出(IST_0UT)，第二非门的输出(N0T_2)。此时参考信号的相位领先于反馈信号，UP、DOWN信号输出的脉宽不同，一个周期内异或的结果有高电平，当电容上的电压处于反向施密特触发器的负向阈值以下时，反向施密特触发器的输出为逻辑高，故第二非门的输出为低电平。如图9所示，为电荷泵锁相环处于锁定状态时的锁定检测电路模拟结果示意图，图中从上至下分别表示为参考信号(FREF)，反馈信号(FOUT)，UP信号，DOWN信号，异或门输出的脉冲信号(XOR)，反向施密特触发器的输出(IST_IN)，第二非门的输出(N0T_2)。此时参考信号的相位与反馈信号的相位相同，一个时钟周期内UP、DOWN信号均输出相同宽度的微小脉宽，异或的结果为低电平，当电容上的电压处于反向施密特触发器的正向阈值以上时，反向施密特触发器的输出为逻辑低，故第二非门的输出为高电平。综上所述，本发明提供的一种电荷泵锁相环频率综合器的锁定检测电路通过比较鉴频鉴相器输出的UP、DOWN信号的脉宽，输出锁定检测信号LOCK高、低逻辑电平分别表示环路处于锁定状态或失锁状态。锁定检测电路的可靠性高，不易发生误判，同时因为结构简单，有利于减少电路版图面积及时间成本。以上仅是本发明的实例，不构成对本发明的任何限制，显然，在本发明的思想下，任何熟悉本专业的技术人员，在不脱离本发明的技术方案范围内，可利用上述揭示的技术内容对电路结构及元器件尺寸进行适当调整或优化，依据本发明的技术是指对以上实施例所作的任何简单修改、等同变换与修饰，均属于本发明技术方案的范围。
权利要求
1.一种电荷泵锁相环频率综合器用锁定检测电路，其特征在于:该电路包含有异或门(XOR)，第一非门(N0T_1)，电阻(R)，电容(C)，反向施密特触发器(I ST)，第二非门(N0T_2),以及N位计数器(Counter);其中，所述的异或门(XOR)的两输入端分别接鉴频鉴相器的两输出信号(UP、DOWN)，异或门的输出端接第一非门(N0T_1)的输入端，第一非门(N0T_1)的的输出端接电阻(R)，电阻(R)的另一端接反向施密特触发器(1ST)的输入端；电容(C)并联在反向施密特触发器的输入端，另一端接地(GND)，反向施密特触发器的输出端接第二非门(N0T_2)，第二非门(N0T_2)的输出端接N位计数器的复位端(Reset)，N位计数器的输入端(IN)接经过分频器分频后的反馈信号(Fdiv), N位计数器的输出(OUT)为锁定检测电路的输出信号LOCK。
2.如权利要求1所述的一种电荷泵锁相环频率综合器用锁定检测电路，其特征在于:所述的异或门(XOR)用于判断鉴频鉴相器的两输出信号(UP、DOWN)的脉宽是否相等，并输出比较结果；当环路处于失锁状态时，一个时钟周期内鉴频鉴相器的两输出信号(UP、DOWN)信号脉宽必不相等，故异或的结果一定有高电平；而当环路处于锁定状态时，一个时钟周期内鉴频鉴相器的两输出信号(UP、D0WN)信号脉宽相等，故异或的结果必然为低电平。
3.如权利要求1所述的一种电荷泵锁相环频率综合器用锁定检测电路，其特征在于:所述的第一非门(N0T_1)由一个PMOS和一个NMOS构成，作用是给电容充放电，第一非门应设计成弱P强N型的反相器，即PMOS的尺寸较小，充电很慢，而NMOS的尺寸较大，放电较快，这样做的目的是保证锁定检测电路对于很小的相位差也能够检测出来。
4.如权利要求1所述的一种电荷泵锁相环频率综合器用锁定检测电路，其特征在于:所述的电阻(R)用于控制第一非门的充放电电流的大小，所述的电容(C)用于给反向施密特触发器提供一个输入电压，所述的反向施密特触发器用于产生一个响应电容上电压的输出电压，并给第 二非门进行逻辑电平值判断，所述的第二非门(N0T_2)用于判断反向施密特触发器输出的电压值并对波形进行整形，输出一个逻辑高电平或逻辑低电平的结果以控制N位计数器的复位端。
5.一种如权利要求1所述的一种电荷泵锁相环频率综合器用锁定检测电路的检测方法，其特征在于: (1)当电荷泵锁相环处于正常工作状态时，在每个输入时钟周期内，锁定检测电路的第一级异或门单元都要检测鉴频鉴相器的两输出信号(UP、DOWN)信号的脉宽是否相等，如果脉宽相等，因复位端为逻辑高电平，则N位计数器开始计数，否则N位计数器保持复位状态； (2)当电荷泵锁相环处于失锁状态时，鉴频鉴相器输出的UP信号的脉宽大于或小于DOWN信号的脉宽，此时第二非门的输出保持低电平，故N位计数器保持复位状态，锁定检测电路的输出信号LOCK保持低电平； (3)当电荷泵锁相环处于锁定状态时，鉴频鉴相器的两输出信号(UP、DOWN)的脉宽相等，此时第二非门的输出保持高电平，故N位计数器开始计数，当鉴频鉴相器的两输出信号(UP、DOWN)的脉宽保持N个周期不变时，N位计数器输出有效的LOCK信号。
6.如权利要求5所述的一种电荷泵锁相环频率综合器用锁定检测电路，其特征在于:所述的N位计数器的输入端为经过分频器分频后的反馈信号Fdiv，输出端为锁定检测电路的输出信号LOCK，Reset端为复位端；当复位端为低电平时,N位计数器单元开始清0，输出端变低且保持低电平不变，当复位端为高电平并维持N个周期不变时，N位计数器的输出变为高电平即输出 有效的LOCK信号。
全文摘要
本发明公开了一种电荷泵锁相环频率综合器用锁定检测电路，该电路的异或门(XOR)的两输入端分别接鉴频鉴相器的两输出信号(UP、DOWN)，异或门的输出端接第一非门(NOT_1)的输入端，第一非门(NOT_1)的输出端接电阻(R),电阻(R)的另一端接反向施密特触发器(IST)的输入端；电容(C)并联在反向施密特触发器的输入端，另一端接地(GND)，反向施密特触发器的输出端接第二非门(NOT_2)，第二非门(NOT_2)的输出端接N位计数器的复位端(Reset)，N位计数器的输入端(IN)接经过分频器分频后的反馈信号(FDIV)，N位计数器的输出(OUT)为锁定检测电路的输出信号LOCK。
文档编号H03L7/085GK103187971SQ20131004069
公开日2013年7月3日 申请日期2013年2月3日 优先权日2013年2月3日
发明者张长春, 郑立博, 张陆, 陈建峰, 郭宇锋, 李卫, 方玉明, 陈德媛 申请人:南京邮电大学