集成电路及发光二极管集成电路级联信号的单线传输电路的制作方法
【专利摘要】一种集成电路，能拆分和重组数据，应用该集成电路的发光二极管集成电路级联信号的单线传输电路，通过对传输数据的拆分和合并，在同一帧数据中可以同时发送公共配置数据和显示数据，数据冗余量少，较之传统的单线通信，有效提高通信线的效率，占用MCU资源较少。
【专利说明】集成电路及发光二极管集成电路级联信号的单线传输电路
【技术领域】
[0001]本发明涉及集成电路领域，特别是涉及一种集成电路及应用该集成电路的发光二极管集成电路级联信号的单线传输电路。
【背景技术】
[0002]传统的发光二极管集成电路级联信号的单线传输电路数据传输并转发过程如下:
[0003]控制器发送一帧配置数据C1C2C3C4……Cn，当集成电路I接收完数据Cl，转发后面的数据C2C3C4……Cn，集成电路2接收完数据C2，转发后面的数据C3C4……Cn，集成电路3接收完数据C3，转发后面的数据C4C5……Cn，……以此类推。此时如果控制器发送长时间的低电平(RESET)信号，所有集成电路就会复位并把各自接收到的数据(Ci，i为I~n)解码后控制RGB端口输出，完成一个数据刷新周期，集成电路又回到接收准备状态。Cl为集成电路I接收的数据，一般用来控制LED的RGB配置，每种颜色使用8位数据控制，一般来说Cl有24位。C2为集成电路2接收的数据，C3为集成电路3接收的数据……Cn为集成电路n接收的数据。如果为了配置所有集成电路工作在同一种状态下，则Cl、C2、C3、C4……Cn都为相同的数据。当一帧配置数据C1C2C3C4……Cn发送完毕后，控制器发送下一帧显示数据D1D2D3D4......Dn。
[0004]传统的发光二极管集成电路级联信号的单线传输电路，数据重复量大，占用MCU资源较多。而且数据不经过校验，接收与转发都没有进行校验，容易出现误码。
【发明内容】
[0005]基于此，有必要提供一种能减少MCU占用资源应用于发光二极管集成电路级联信号的单线传输电路的集成电路。
[0006]还有必要提供一种能减少MCU占用资源并能校验数据的应用于发光二极管集成电路级联信号的单线传输电路的集成电路。
[0007]此外，还提供一种应用该集成电路的发光二极管集成电路级联信号的单线传输电路。
[0008]一种集成电路，用于处理包括公共配置数据Cl和私有数据D1D2…Dn的传输数据ClDlD2...Dn，其特征在于，包括:
[0009]接收储存模块，用于接收并存储公共配置数据Cl ；
[0010]数据转发模块，用于转发接收储存模块处理后的数据；
[0011]数据截取模块，用于从私有数据D1D2…Dn中截取储存数据Dl ；
[0012]数据重组模块，用于把公共配置数据Cl和截取储存数据后的数据D2D3…Dn重组。
[0013]一种集成电路，用于处理包括公共配置数据C1C2和私有数据D1D2…Dn的传输数据 ClC2DlD2...Dn，包括:
[0014]接收储存模块，用于接收并存储公共配置数据Cl ；[0015]校验模块，用于从所述接收储存模块接收公共配置数据Cl、从集成电路的数据输入端接收公共配置数据C2，并对所述公共配置数据Cl、C2进行校验；
[0016]数据转发模块，用于转发校验模块校验后的数据；
[0017]第一调制模块，用于调制所述校验后的数据；
[0018]第二调制模块，用于调制私有数据D1D2…Dn ；
[0019]数据截取模块，用于从私有数据D1D2…Dn中截取储存数据Dl ；
[0020]数据重组模块，用于把公共配置数据C1C2和截取储存数据后的数据D2D3…Dn重组。
[0021]在其中一个实施例中，所述接收储存模块包括:非门N10，非门N12，与或非门AOI10，以及m个D触发器；m个D触发器分别为D触发器DFF1、D触发器DFF2……D触发器DFFm0
[0022]所述与或非门A0I10包括第一与门、第二与门、第一或非门。
[0023]所述非门NlO输出端连接所述第一与门的第二输入端，所述非门NlO输入端连接所述第二与门的第一输入端，所述第一或非门的输出端连接所述非门N12的输入端，所述非门N12的输出端连接所述D触发器DFFl的D输入端。
[0024]所述D触发器DFFl的Q输出端连接所述D触发器DFF2的D输入端，所述D触发器DFF2的Q输出端连接所述D触发器DFF3的D输入端，…所述D触发器DFFm-1的Q输出端连接所述D触发器DFFm的D输入端。
[0025]所述D触发器DFFm的Q输出端连接所述第一与门的第一输入端。
[0026]所述非门NlO的输入端接收控制信号CMD1H，所述第二与门的第二输入端接收所述传输数据DIC0R，所述D触发器DFFl、D触发器DFF2……D触发器DFFm的时钟输入端接收时钟信号MQ〈1>，所述D触发器DFFm的Q输出端输出数据CMDQ至所述第一与门的第一输入端。
[0027]所述控制信号CMDlH用于对所述第一与门的第一输入端数据和所述第二与门的第二输入端数据的选通，选通的数据在所述时钟信号MQ〈1>的触发下，依次逐位寄存进所述D触发器DFFl、D触发器DFF2……D触发器DFFm。
[0028]在其中一个实施例中，校验模块校验所述C2是否为所述Cl的取反值。
[0029]在其中一个实施例中，所述校验模块包括:非门N20，非门N22，与或非门A0I20，D触发器Dff20，同或门XN0R20，或非门N0R20。
[0030]所述与或非门A0I20包括第三与门、第四与门、第二或非门。
[0031]所述非门N20的输出端连接所述或非门N0R20的第一输入端，所述同或门XN0R20的输出端连接所述或非门N0R20的第二输入端，所述或非门N0R20的输出端连接所述第三与门的第二输入端，所述非门N22的输入端连接所述第三与门的第一输入端，所述非门N22的输出端连接所述第四与门的第二输入端，所述第二或非门的输出端连接所述D触发器Dff20的D输入端，所述D触发器Dff20的0输出端连接所述第三与门的第一输入端以及所述非门N20的输入端。
[0032]所述非门N22的输入端接收控制信号CMD2H，所述同或门XN0R20的第一输入端接收所述传输数据DIC0R，所述同或门XN0R20的第一输入端接收所述数据CMDQ，所述D触发器Dff20的时钟输入端接收时钟信号MQ〈1>，所述D触发器Dff20的复位端CLR接收复位信号PRCRL，所述D触发器Dff20的g输出端输出校验信号CMDVALH至所述第三与门的第一输入端以及所述非门N20的输入端。
[0033]所述控制信号CMD2H用于对所述第三与门的第一输入端数据和所述第四与门的第二输入端数据的选通。
[0034]所述数据DICOR和所述数据CMDQ通过所述同或门XN0R20按位校验，若校验为相反，则所述校验信号CMDVALH为高电平，并反馈至所述非门N20，继续校验；若校验为相同，则所述校验信号CMDVALH为低电平，并反馈至所述非门N20和所述第三与门，锁存CMDVALH为低电平。
[0035]在其中一个实施例中，所述公共配置数据的数据转发模块包括:与非门NAND30，同或门XN0R30，D触发器Dff30。
[0036]所述与非门NAND30的输出端连接所述同或门XN0R30的第一输入端，所述同或门XN0R30的输出端连接所述D触发器Dff 30的D输入端。
[0037]所述与非门NAND30第一输入端接收控制信号DATAH，所述与非门NAND30第一输入端接收所述校验信号CMDVALH，所述同或门XN0R30的第二输入端接收所述数据CMDQ，所述D触发器Dff30的时钟输入端接收时钟信号MQ〈0>，所述D触发器Dff30的Q输出端输出数据 CMD。
[0038]所述控制信号DATAH和所述校验信号CMDVALH通过所述与非门NAND30控制所述同或门XN0R30的输出，若所述控制信号DATAH和所述校验信号CMDVALH同为高电平，则所述同或门XN0R30输出所述数据CMDQ的取反值；若否，则所述同或门XN0R30输出所述数据CMDQ ;所述数据CMDQ或所述数据CMDQ的取反值在所述时钟信号MQ〈0>的触发下，从所述D触发器Dff30的Q输出端输出，作为所述数据CMD。
[0039]在其中一个实施例中，所述数据重组模块包括:与或非门A0I40，非门MO ；
[0040]所述与或非门A0I40包括第五与门、第六与门、第三或非门；所述第三或非门输出端连接所述非门MO的输入端。
[0041]所述第五与门的第一输入端接收经所述第二调制模块调制后的私有数据DATA，所述第五与门的第二输入端接收控制信号DATAENH，所述第六与门的第一输入端接收控制信号C0MENH，所述第六与门的第二输入端接收经所述第一调制模块调制后的数据CMD，所述非门MO输出数据至所述所述集成电路输出端。
[0042]在其中一个实施例中，所述时钟信号MQ〈0>为所述私有数据DATA。
[0043]一种发光二极管集成电路级联数据的单线传输电路，包括n个所述的集成电路，分别为集成电路1、集成电路2…集成电路n，D1、D2…Dn分别为所述集成电路1、集成电路2…集成电路n的私有数据，D1、D2…Dn位数都为n位；还包括控制器，所述控制器用于发送传输数据C1C2D1D2…Dn至集成电路I。
[0044]集成电路I的输出端DO连接集成电路2的输入端DIN，集成电路2的输出端DO连接集成电路3的输入端DIN…集成电路n-1的输出端DO连接集成电路n的输入端DIN。
[0045]集成电路I截取储存Dl然后输出C1C2D2D3…Dn至集成电路2，集成电路2截取储存D2然后输出C1C2D3D4…Dn至集成电路3，集成电路3截取储存D3然后输出C1C2D4D5…Dn至集成电路4，…集成电路n-1截取储存Dn-1然后输出ClC2Dn至集成电路n。
[0046]在其中一个实施例中，所述控制器发送Cl时，校验信号CMDVALH、控制信号CMDlH为高电平，控制信号CMD2H、控制信号DATAH、控制信号COMENH、控制信号DATAENH为低电平。
[0047]所述控制器发送C2时，控制信号CMD2H、控制信号COMENH为高电平，控制信号CMD1H、控制信号DATAH、控制信号DATAENH为低电平，校验信号CMDVALH的值取决于Cl和C2的校验结果，若Cl和C2校验无误校验信号CMDVALH为高电平，若Cl和C2校验有误校验信号CMDVALH —直保持为低电平。
[0048]所述控制器发送Dl时，控制信号DATAH、控制信号COMENH为高电平，控制信号CMD1H、控制信号CMD2H、控制信号DATAENH为低电平，校验信号CMDVALH的值取决于Cl和C2的校验结果，若Cl和C2校验无误校验信号CMDVALH为高电平，若Cl和C2校验有误校验信号CMDVALH —直保持为低电平。
[0049]所述控制器发送D2D3…Dn时，控制信号CMD1H、控制信号DATAENH为高电平，控制信号CMD2H、控制信号DATAH、控制信号COMENH为低电平，校验信号CMDVALH的值取决于Cl和C2的校验结果，若Cl和C2校验无误校验信号CMDVALH为高电平，若Cl和C2校验有误校验信号CMDVALH —直保持为低电平。
[0050]上述发光二极管集成电路级联信号的单线传输电路，通过对传输数据的拆分和合并，在同一帧数据中可以同时发送公共配置数据和私有数据(显示数据)，数据冗余量少，较之传统的单线通信，占用MCU资源较少。
[0051]本发明还对传输数据进行校验，有效避免误码可能性，提高了数据的可靠性。
【专利附图】
【附图说明】
[0052]图1为一实施例的集成电路内部电路模块图；
[0053]图2为另一实施例的`集成电路内部电路模块图；
[0054]图3为一实施例的集成电路部分信号的时序图；
[0055]图4为一实施例的集成电路内部电路公共配置数据接收储存模块；
[0056]图5为一实施例的集成电路内部电路校验模块；
[0057]图6为一实施例的集成电路内部电路公共配置数据的数据转发模块；
[0058]图7为一实施例的集成电路内部电路数据重组模块；
[0059]图8为一实施例的发光二极管集成电路级联信号的单线传输电路。
【具体实施方式】
[0060]下面结合附图，对本发明的【具体实施方式】进行详细描述。
[0061]图1为一实施例的集成电路内部电路模块图。
[0062]本实施例描述如下:
[0063]一种集成电路，用于处理包括公共配置数据Cl和私有数据D1D2…Dn的传输数据ClDlD2...Dn，其特征在于，包括:
[0064]接收储存模块110，用于接收并存储公共配置数据Cl ；
[0065]数据转发模块130，用于转发接收储存模块110处理后的数据；
[0066]数据截取模块160，用于从私有数据D1D2…Dn中截取储存数据Dl ；
[0067]数据重组模块170，用于把公共配置数据Cl和截取储存数据后的数据D2D3…Dn重组。[0068]图2为另一实施例的集成电路内部电路模块图。
[0069]本实施例描述如下:
[0070]一种集成电路，用于处理包括公共配置数据C1C2和私有数据D1D2…Dn的传输数据C1C2D1D2…Dn，其特征在于，包括:
[0071]接收储存模块110，用于接收并存储公共配置数据Cl ；
[0072]校验模块120，用于从所述接收储存模块110接收公共配置数据Cl、从集成电路的数据输入端接收公共配置数据C2，并对所述公共配置数据Cl、C2进行校验；
[0073]数据转发模块130，用于转发校验模块120校验后的数据；
[0074]第一调制模块140，用于调制所述校验后的数据；
[0075]第二调制模块150，用于调制私有数据D1D2…Dn ;
[0076]数据截取模块160，用于从私有数据D1D2…Dn中截取储存数据Dl ；
[0077]数据重组模块170，用于把公共配置数据C1C2和截取储存数据后的数据D2D3…Dn重组
[0078]下面对实施例作更为详细的说明。
[0079]图3为一实施例的集成电路部分信号的时序图。
[0080]图4为一实施例的集成电路内部电路公共配置数据接收储存模块110。
[0081]接收储存模块110包括:非门N10，非门N12，与或非门AOI10，以及m个D触发器；m个D触发器分别为D触发器DFFl，D触发器DFF2……D触发器DFFm。
[0082]与或非门A0I10包括第一与门112、第二与门114、第一或非门116。
[0083]非门NlO输出端连接第一与门112的第二输入端，非门NlO输入端连接第二与门114的第一输入端，第一或非门116的输出端连接非门N12的输入端，非门N12的输出端连接D触发器DFFl的D输入端。
[0084]D触发器DFF1、D触发器DFF2……D触发器DFFm之间为串接关系，即:D触发器DFFl的Q输出端连接D触发器DFF2的D输入端，D触发器DFF2的Q输出端连接D触发器DFF3的D输入端，…D触发器DFFm-1的Q输出端连接D触发器DFFm的D输入端。
[0085]D触发器DFFm的Q输出端连接第一与门112的第一输入端。
[0086]非门NlO的输入端接收控制信号CMD1H，控制信号CMDlH高电平有效。第二与门114的第二输入端接收传输数据DIC0R，D触发器DFF1、D触发器DFF2……D触发器DFFm的时钟输入端接收时钟信号MQ〈1>，D触发器DFFm的Q输出端输出数据CMDQ至第一与门112的第一输入端。
[0087]控制信号CMDlH用于对第一与门112的第一输入端数据和第二与门114的第二输入端数据的选通。
[0088]控制器发送数据Cl时，CMDlH为高电平，m位数据的Cl经过与或非门A0I10和非门N12，在时钟信号MQ〈1>的触发下，依次逐位寄存进D触发器DFFl、D触发器DFF2……D触发器DFFm。
[0089]控制器发送数据C2时，CMDlH跳变为低电平，与或非门AOI10选通数据CMDQ，在时钟信号MQ〈1>的触发下，数据CMDQ依次逐位寄存进D触发器DFF1、D触发器DFF2……D触发器DFFm，m位数据的Cl再次存入m个D触发器。
[0090]接收储存模块110用于接收和储存数据Cl，并为后面的校验模块120和数据转发模块130输出数据Cl。
[0091]图5为一实施例的集成电路内部电路校验模块120。
[0092]校验模块120校验C2是否为Cl的取反值。
[0093]校验模块120包括:非门N20，非门N22，与或非门A0I20, D触发器Dff20，同或门XN0R20，或非门 N0R20。
[0094]与或非门A0I20包括第三与门122、第四与门124、第二或非门126。
[0095]非门N20的输出端连接或非门N0R20的第一输入端，同或门XN0R20的输出端连接或非门N0R20的第二输入端，或非门N0R20的输出端连接第三与门122的第二输入端，非门N22的输入端连接第三与门122的第一输入端，非门N22的输出端连接第四与门124的第二输入端，第二或非门126的输出端连接D触发器Dff20的D输入端，D触发器Dff20的&输出端连接第三与门122的第一输入端以及非门N20的输入端。
[0096]非门N22的输入端接收控制信号CMD2H，控制信号CMD2H高电平有效。同或门XN0R20的第一输入端接收传输数据DIC0R，同或门XN0R20的第一输入端接收数据CMDQ，D触发器Dff20的时钟输入端接收时钟信号MQ〈1>，D触发器Dff20的复位端CLR接收复位信号PRCRL，D触发器Dff20的g输出端输出校验信号CMDVALH至第三与门122的第一输入端以及非门N20的输入端。
[0097]控制信号CMD2H用于对第三与门122的第一输入端数据和第四与门124的第二输入端数据的选通。
[0098]控制器发送数据Cl时，校验信号CMDVALH设定为高电平。
[0099]控制器发送数据 C2时，CMDlH变为低电平，在时钟信号MQ〈1>的触发下，寄存在D触发器DFF1、D触发器DFF2……D触发器DFFm的Cl依次逐位从D触发器DFFm的Q输出端输出。此时，Cl就是数据CMDQ，同时输入第一与门112的第一端以及同或门XN0R20的第二输入端。
[0100]输入第一与门112的Cl经过与或非门A0I10和非门N12，然后再次寄存进D触发器DFFl、D触发器DFF2……D触发器DFFm。
[0101]输入同或门XN0R20的Cl和输入同或门XN0R20的C2在同或门XN0R20逐位校验，同或门XN0R20输出校验值。控制器发送数据C2时，CMD2H为高电平，校验值经过或非门N0R20以及与或非门A0I20，并在时钟信号MQ〈1>的触发下，输入D触发器Dff20，D触发器Dff20的g输出端输出校验信号CMDVALH。
[0102]数据Cl和数据C2通过同或门XN0R20按位校验，若校验为相反，则校验信号CMDVALH为高电平，并反馈至非门N20，继续校验；若校验为相同，则校验信号CMDVALH为低电平，并反馈至非门N20和第三与门122，锁存CMDVALH为低电平。即，只要数据Cl和数据C2其中一位出现校验错误，就把CMDVALH锁定为低电平。在整组数据发送过程中，如果没有出现校验错误，则CMDVALH —直保持为高电平。
[0103]校验模块120通过校验数据头的数据Cl和C2，判断数据传输是否出现错误并输出校验信号CMDVALH，并对电路作出调整，可以有效避免误码可能性，提高数据的可靠性。
[0104]图6为一实施例的集成电路内部电路公共配置数据的数据转发模块130。
[0105]公共配置数据的数据转发模块130包括:与非门NAND30，同或门XN0R30，D触发器Dff30o
[0106]与非门NAND30的输出端连接同或门XN0R30的第一输入端，同或门XN0R30的输出端连接D触发器Dff 30的D输入端。[0107]与非门NAND30第一输入端接收控制信号DATAH，与非门NAND30第一输入端接收校验信号CMDVALH，同或门XN0R30的第二输入端接收数据CMDQ，D触发器Dff30的时钟输入端接收时钟信号MQ〈0>，D触发器Dff30的Q输出端输出数据CMD。
[0108]控制信号DATAH和校验信号CMDVALH通过与非门NAND30控制同或门XN0R30的输出，若控制信号DATAH和校验信号CMDVALH同为高电平，则同或门XN0R30输出数据CMDQ的取反值；若否，则同或门XN0R30输出数据CMDQ ;数据CMDQ或数据CMDQ的取反值在时钟信号MQ〈0>的触发下，从D触发器Dff30的Q输出端输出，作为数据CMD。
[0109]控制器发送数据Cl时，同或门XN0R30的第二输入端还没有数据CMDQ输入，所以此时同或门XN0R30的输出端没有输出，数据转发模块130也没有输出。
[0110]控制器发送数据C2时，同或门XN0R30的第二输入端接收到数据CMDQ (即Cl)输入，此时DATAH为低电平，所以与非门NAND30输出高电平，同或门XN0R30的输出端输出Cl至D触发器Dff30的D输入端，在时钟信号MQ〈0>的触发下，从D触发器Dff30的Q输出端输出，作为数据CMD。
[0111]控制器发送数据Dl时，同或门XN0R30的第二输入端接收到数据CMDQ (即Cl)输入，此时DATAH为高电平。校验信号CMDVALH若为高电平，则同或门XN0R30输出数据CMDQ(即Cl)的取反值(即C2);若否，则同或门XN0R30输出数据CMDQ (即Cl)。同或门XN0R30的输出端输出Cl至D触发器Dff30的D输入端，在时钟信号MQ〈0>的触发下，从D触发器Dff30的Q输出端输出，作为数据CMD。
[0112]数据转发模块130根据控制信号DATAH和校验信号CMDVALH的值决定转发Cl还是C2，控制器发送数据C2时，若校验信号CMDVALH为低电平，判断出数据传输出现异常，则转发Cl。这样，当数据传输至下一集成电路时，下一集成电路接收到的数据头为ClCl，则下一集成电路的校验模块就能在校验Cl和C2的第一位数据就能判断出数据传输出现异常，节约了运行时间和MCU资源。
[0113]第一调制模块140接收数据CMD，经内部调制后，将调制后的数据CMD输出至数据重组模块170。
[0114]私有数据D1D2…Dn为DATA，DATA的处理电路包括:第二调制模块150、数据截取模块160、数据转发模块170。
[0115]控制器发送私有数据D1D2…Dn至调制模块150，调制后的数据输入至数据截取模块160，数据截取模块160截取储存数据Dl后，截取储存后的数据D2D3…Dn输入到数据重组模块170。
[0116]图7为一实施例的集成电路内部电路数据重组模块170。
[0117]数据重组模块170包括:与或非门A0I40，非门MO。
[0118]与或非门A0I40包括第五与门172、第六与门174、第三或非门176，第三或非门输
出端连接非门MO的输入端。
[0119]第五与门172的第一输入端接收经第二调制模块调制过的私有数据DATA，第五与门172的第二输入端接收控制信号DATAENH，第六与门174的第一输入端接收控制信号COMENH，第六与门174的第二输入端接收经第一调制模块调制过的数据CMD，非门MO输出数据至集成电路输出端DO。
[0120]控制器发送数据Cl时，控制信号DATAENH和控制信号COMENH都为低电平，DO输出低电平。
[0121]控制器发送数据C2时，控制信号DATAENH为低电平，控制信号COMENH为高电平，与或非门A0I40选通数据CMD，即Cl。
[0122]控制器发送数据Dl时，控制信号DATAENH为低电平，控制信号COMENH为高电平，与或非门A0I40选通数据CMD，数据CMD或为Cl或为C2，由校验信号CMDVALH的值决定。
[0123]控制器发送数据D2时，控制信号DATAENH转为高电平，控制信号COMENH转为低电平，与或非门A0I40选通私有数据DATA，此时私有数据DATA为数据D2。
[0124]控制器发送数据Dn时，控制信号DATAENH为高电平，控制信号COMENH为低电平，与或非门A0I40选通私有数据DATA，此时私有数据DATA为数据Dn。
[0125]数据重组模块170通过控制信号DATAENH和控制信号COMENH的跳变，控制与或非门A0I40选通的数据，达到了将公共配置数据C1C2和私有数据重组的效果。
[0126]在本实施例中，时钟信号MQ〈0>为私有数据DATA。
[0127]在本实施例中，Cl经过集成电路的DIN输入接收储存模块110储存。Cl储存完毕后，和C2 —起输入校验模块120进行校验。校验完毕后，根据校验结果通过数据转发模块130转发校验后的数据。 校验后的数据经过第一调制模块140调制后输出调制后的数据C1C2，C1C2输入数据重组模块170。
[0128]D1D2…Dn输入第二调制模块150进行调制，然后数据截取模块160截取储存Dl，截取储存后的数据D2D3…Dn输入到数据重组模块170。
[0129]数据重组模块170将C1C2和D2D3…Dn重组成C1C2D2D3…Dn，然后经过集成电路的DO输出。
[0130]图8为一实施例的发光二极管集成电路级联信号的单线传输电路。
[0131]一种发光二极管集成电路级联数据的单线传输电路，包括n个本发明的集成电路，分别为集成电路1、集成电路2…集成电路n，Dl、D2"?Dn分别为所述集成电路1、集成电路2…集成电路n的私有数据，DU D2…Dn位数都为n位；还包括控制器，控制器用于发送传输数据C1C2D1D2…Dn至集成电路I。
[0132]集成电路I的输出端DO连接集成电路2的输入端DIN，集成电路2的输出端DO连接集成电路3的输入端DIN…集成电路n-1的输出端DO连接集成电路n的输入端DIN。
[0133]集成电路I截取储存DI然后输出CIC2D2D3…Dn至集成电路2，集成电路2截取储存D2然后输出C1C2D3D4…Dn至集成电路3，集成电路3截取储存D3然后输出C1C2D4D5…Dn至集成电路4，…集成电路n-1截取储存Dn-1然后输出ClC2Dn至集成电路n。
[0134]控制器发送复位信号，所有集成电路把各自截取储存到的数据解码后发送到发光二极管驱动模块并复位，完成一个数据刷新周期。
[0135]下面描述本实施例中集成电路部分信号的时序关系。
[0136]图3为一实施例的集成电路部分信号的时序图。
[0137]控制器发送Cl时，校验信号CMDVALH、控制信号CMDIH为高电平，控制信号CMD2H、控制信号DATAH、控制信号C0MENH、控制信号DATAENH为低电平。[0138]控制器发送C2时，控制信号CMD2H、控制信号COMENH为高电平，控制信号CMD1H、控制信号DATAH、控制信号DATAENH为低电平，校验信号CMDVALH的值取决于Cl和C2的校验结果，若Cl和C2校验无误校验信号CMDVALH为高电平，若Cl和C2校验有误校验信号CMDVALH 一直保持为低电平。
[0139]控制器发送Dl时，控制信号DATAH、控制信号COMENH为高电平，控制信号CMD1H、控制信号CMD2H、控制信号DATAENH为低电平，校验信号CMDVALH的值取决于Cl和C2的校验结果，若Cl和C2校验无误校验信号CMDVALH为高电平，若Cl和C2校验有误校验信号CMDVALH 一直保持为低电平。
[0140]控制器发送D2D3…Dn时，控制信号CMD1H、控制信号DATAENH为高电平，控制信号CMD2H、控制信号DATAH、控制信号COMENH为低电平，校验信号CMDVALH的值取决于Cl和C2的校验结果，若Cl和C2校验无误校验信号CMDVALH为高电平，若Cl和C2校验有误校验信号CMDVALH —直保持为低电平。
[0141 ] 上述发光二极管集成电路级联信号的单线传输电路，通过对传输数据的拆分和合并，在同一帧数据中可以同时发送公共配置数据和显示数据，数据冗余量少，较之传统的单线通信，占用MCU资源较少。上述发光二极管集成电路级联信号的单线传输电路还对传输数据进行校验，有效避免误码可能性，提高了数据的可靠性。
[0142]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保`护范围应以所附权利要求为准。
【权利要求】
1.一种集成电路，用于处理包括公共配置数据Cl和私有数据D1D2…Dn的传输数据ClDlD2...Dn，其特征在于，包括: 接收储存模块，用于接收并存储公共配置数据Cl ； 数据转发模块，用于转发接收储存模块处理后的数据； 数据截取模块，用于从私有数据D1D2…Dn中截取储存数据Dl ； 数据重组模块，用于把公共配置数据Cl和截取储存数据后的数据D2D3…Dn重组。
2.一种集成电路，用于处理包括公共配置数据C1C2和私有数据D1D2…Dn的传输数据C1C2D1D2…Dn，其特征在于，包括: 接收储存模块，用于接收并存储公共配置数据Cl ； 校验模块，用于从所述接收储存模块接收公共配置数据Cl、从集成电路的数据输入端接收公共配置数据C2，并对所述公共配置数据Cl、C2进行校验； 数据转发模块，用于转发校验模块校验后的数据； 第一调制模块，用于调制所述校验后的数据； 第二调制模块，用于调制私有数据D1D2…Dn ； 数据截取模块，用于从私有数据D1D2…Dn中截取储存数据Dl ； 数据重组模块，用于把公共配置数据C1C2和截取储存数据后的数据D2D3…Dn重组。
3.根据权利要求2所述的集成电路，其特征在于，所述接收储存模块包括:非门N10，非门N12，与或非门AOI10，以及m个D触发器；m个D触发器分别为D触发器DFFl、D触发器DFF2……D触发器DFFm ； 所述与或非门A0I10包括第一与门、第二与门、第一或非门； 所述非门NlO输出端连接所述第一与门的第二输入端，所述非门NlO输入端连接所述第二与门的第一输入端，所述第一或非门的输出端连接所述非门N12的输入端，所述非门N12的输出端连接所述D触发器DFFl的D输入端； 所述D触发器DFFl的Q输出端连接所述D触发器DFF2的D输入端，所述D触发器DFF2的Q输出端连接所述D触发器DFF3的D输入端，…所述D触发器DFFm-1的Q输出端连接所述D触发器DFFm的D输入端； 所述D触发器DFFm的Q输出端连接所述第一与门的第一输入端； 所述非门NlO的输入端接收控制信号CMD1H，所述第二与门的第二输入端接收所述传输数据DIC0R，所述D触发器DFFl、D触发器DFF2……D触发器DFFm的时钟输入端接收时钟信号MQ〈1>，所述D触发器DFFm的Q输出端输出数据CMDQ至所述第一与门的第一输入端; 所述控制信号CMDlH用于对所述第一与门的第一输入端数据和所述第二与门的第二输入端数据的选通，选通的数据在所述时钟信号MQ〈1>的触发下，依次逐位寄存进所述D触发器DFFl、D触发器DFF2……D触发器DFFm。
4.根据权利要求3所述的集成电路，其特征在于，所述校验模块校验所述C2是否为所述Cl的取反值。
5.根据权利要求4所述的集成电路，其特征在于，所述校验模块包括:非门N20，非门N22，与或非门A0I20, D触发器Dff20,同或门XN0R20,或非门N0R20 ； 所述与或非门A0I20包括第三与门、第四与门、第二或非门；所述非门N20的输出端连接所述或非门N0R20的第一输入端，所述同或门XN0R20的输出端连接所述或非门N0R20的第二输入端，所述或非门N0R20的输出端连接所述第三与门的第二输入端，所述非门N22的输入端连接所述第三与门的第一输入端，所述非门N22的输出端连接所述第四与门的第二输入端，所述第二或非门的输出端连接所述D触发器Dff20的D输入端，所述D触发器Dff20的g输出端连接所述第三与门的第一输入端以及所述非门N20的输入端； 所述非门N22的输入端接收控制信号CMD2H，所述同或门XN0R20的第一输入端接收所述传输数据DICOR，所述同或门XN0R20的第一输入端接收所述数据CMDQ，所述D触发器Dff20的时钟输入端接收时钟信号MQ〈1>，所述D触发器DfT20的复位端CLR接收复位信号PRCRL，所述D触发器Dff20的&输出端输出校验信号CMDVALH至所述第三与门的第一输入端以及所述非门N20的输入端； 所述控制信号CMD2H用于对所述第三与门的第一输入端数据和所述第四与门的第二输入端数据的选通； 所述数据DICOR和所述数据CMDQ通过所述同或门XN0R20按位校验，若校验为相反，则所述校验信号CMDVALH为高电平，并反馈至所述非门N20，继续校验；若校验为相同，则所述校验信号CMDVALH为低电平，并反馈至所述非门N20和所述第三与门，锁存CMDVALH为低电平。
6.根据权利要求5所述的集成电路，其特征在于，所述公共配置数据的数据转发模块包括:与非门NAND30，同或门XN0R30，D触发器Dff30 ； 所述与非门NAND30的输出端连接所述同或门XN0R30的第一输入端，所述同或门XN0R30的输出端连接所述D 触发器Dff 30的D输入端； 所述与非门NAND30第一输入端接收控制信号DATAH，所述与非门NAND30第一输入端接收所述校验信号CMDVALH，所述同或门XN0R30的第二输入端接收所述数据CMDQ，所述D触发器Dff30的时钟输入端接收时钟信号MQ〈0>，所述D触发器Dff30的Q输出端输出数据CMD ； 所述控制信号DATAH和所述校验信号CMDVALH通过所述与非门NAND30控制所述同或门XN0R30的输出，若所述控制信号DATAH和所述校验信号CMDVALH同为高电平，则所述同或门XN0R30输出所述数据CMDQ的取反值；若否，则所述同或门XN0R30输出所述数据CMDQ ；所述数据CMDQ或所述数据CMDQ的取反值在所述时钟信号MQ〈0>的触发下，从所述D触发器Dff30的Q输出端输出，作为所述数据CMD。
7.根据权利要求6所述的集成电路，其特征在于，所述数据重组模块包括:与或非门A0I40，非门 N40 ； 所述与或非门A0I40包括第五与门、第六与门、第三或非门；所述第三或非门输出端连接所述非门MO的输入端； 所述第五与门的第一输入端接收经所述第二调制模块调制后的私有数据DATA，所述第五与门的第二输入端接收控制信号DATAENH，所述第六与门的第一输入端接收控制信号C0MENH,所述第六与门的第二输入端接收经所述第一调制模块调制过的数据CMD，所述非门MO输出数据至所述集成电路输出端。
8.根据权利要求7所述的集成电路，其特征在于，所述时钟信号MQ〈0>为所述私有数据DATA。
9.一种发光二极管集成电路级联数据的单线传输电路，其特征在于，包括n个根据权利要求I至8任一项所述的集成电路，分别为集成电路1、集成电路2…集成电路n，D1、D2…Dn分别为所述集成电路1、集成电路2…集成电路n的私有数据，D1、D2…Dn位数都为n位，还包括控制器，所述控制器用于发送传输数据C1C2D1D2…Dn至集成电路I; 集成电路I的输出端DO连接集成电路2的输入端DIN，集成电路2的输出端DO连接集成电路3的输入端DIN…集成电路n-1的输出端DO连接集成电路n的输入端DIN ； 集成电路I截取储存Dl然后输出C1C2D2D3…Dn至集成电路2，集成电路2截取储存D2然后输出C1C2D3D4…Dn至集成电路3，集成电路3截取储存D3然后输出C1C2D4D5…Dn至集成电路4，…集成电路n-1截取储存Dn-1然后输出ClC2Dn至集成电路n。
10.根据权利要求9所述的发光二极管集成电路级联数据的单线传输电路，其特征在于: 所述控制器发送Cl时，校验信号CMDVALH、控制信号CMDlH为高电平，控制信号CMD2H、控制信号DATAH、控制信号C0MENH、控制信号DATAENH为低电平； 所述控制器发送C2时，控制信号CMD2H、控制信号COMENH为高电平，控制信号CMD1H、控制信号DATAH、控制信号DATAENH为低电平，校验信号CMDVALH的值取决于Cl和C2的校验结果，若Cl和C2校验无误校验信号CMDVALH为高电平，若Cl和C2校验有误校验信号CMDVALH 一直保持为低电平； 所述控制器发送Dl时，控制信号DATAH、控制信号COMENH为高电平，控制信号CMD1H、控制信号CMD2H、控制信号DATAENH为低电平，校验信号CMDVALH的值取决于Cl和C2的校验结果，若Cl和C2校验无误校验信号CMDVALH为高电平，若Cl和C2校验有误校验信号CMDVALH 一直保持为低电平； 所述控制器发送D2D3…Dn时，控制信号CMD1H、控制信号DATAENH为高电平，控制信号CMD2H、控制信号DATAH、控制信号COMENH为低电平，校验信号CMDVALH的值取决于Cl和C2的校验结果，若Cl和C2校验无误校验信号CMDVALH为高电平，若Cl和C2校验有误校验信号CMDVALH —直保持为低电平。
【文档编号】H03K19/003GK103490762SQ201310396363
【公开日】2014年1月1日 申请日期:2013年9月3日 优先权日:2013年9月3日
【发明者】张伟, 李杰平, 门洪达, 吴光明, 梁福喜 申请人:深圳市天微电子有限公司