一种金属熔线锁存器结构的制作方法
【专利摘要】本实用新型提供一种金属熔线锁存器结构，以改善其读取性能。该金属熔线锁存器结构主要由三级受控反相器依次串联构成，其中，第三级反相器包括依次串联的上拉驱动电路、N型晶体管N45和N型晶体管N46，其中，上拉驱动电路采用P型晶体管组上接电源、下接结点A的结构，用以对A点电压产生上拉驱动，上拉驱动电路中的一个P型晶体管的栅极连接至可调偏置电压源，源极接至结点A。本实用新型显著提高了此类产品的读取可靠性和稳定性，包含的晶体管数量较少，因此版图尺寸较小；另外，在集成电路生产后仍然能根据熔线的实际电阻特性调整熔线锁存器的读取能力。
【专利说明】一种金属熔线锁存器结构
【技术领域】
[0001 ] 本实用新型涉及一种金属熔线锁存器结构。
【背景技术】
[0002]熔线在电子和电力领域中是指一种低电阻值的电阻，通过自身的熔断来提供对过载电流的保护。基本的熔线单元是一段在大电流情况下会熔断的金属线或金属条。
[0003]熔线在集成电路领域与上述概念不同，而是一段可以在集成电路前端测试阶段人为熔断的金属线或多晶硅线。熔线自身通或断的状态用来存储芯片的设置信息。熔线未熔断的时候，其自身电阻值理论上为零，通常用于在电路中表示“0”，熔线熔断的时候，其自身电阻值理论上为无穷大，通常用于在电路中表示“I”。在系统掉电后熔线通或断的状态会保持，但是不可以被重新设置。
[0004]熔线锁存器是用来在芯片上电后初始化阶段读取、存储以及输出熔线所储存的信息的特定电路。
[0005]在集成电路中熔线通常由第一层金属的金属线或多晶硅线制造。由于第一层金属或多晶硅的电阻率和接触孔电阻都比较高，所以即使在熔线没有熔断的情况下，熔线自身的电阻也是不能忽略的。另一方面，由于工艺的限制，被大电流或激光熔断的熔线不可能被非常完美的切断，所以在熔断状态下其电阻小于无穷大。
[0006]在芯片工作中，尽管熔线的导通电阻值和熔断电阻值都是非理想化的，但是熔线锁存器必须能够准确读取其储存的信息，也就是熔线通或断的状态。熔线锁存器的基本原理电路由一个P型晶体管、一个N型晶体管和熔线串联组成(如图1)。电路的输出电压表示读取出的熔线的状态。在电路工作过程中，如果充电电流Il大于放电电流12，输出节点保持高电平，电路输出“I”。如果放电电流12大于充电电流II，输出节点被拉到低电平，电路输出“O”。为了保证在熔线阻值非理想的情况下电路输出的正确，电路中的充电电流Il和放电电流12必须根据实际生产中熔线的电阻特性小心设定。
[0007]传统的熔线锁存器结构如图2所示，其工作原理如下:
[0008]在初始化阶段P16、P0打开，N0、N46关闭，A点电压被P16由电源强制保持在高电平“1”，B点电压被反相器(Pl和NI)输出保持在低电平“0”，C点电压由P44、P4、PO提供的较强驱动能力保持在高电平“ I ”。
[0009]进入读取阶段后，P16首先关闭，同时N46打开，A和C点电压由锁存器(P1、N1、P44、P4、PO、N45、N46)仍然保持在高电平“ 1”，但是不再受到通过P16的电源电压的驱动。随后NO打开，A点受到NO通过熔线到地的下拉驱动，同时PO关闭，使得C点只受到P44的上拉驱动，即A点所受到的上拉驱动能力减弱。通过依据工艺中熔线的特性而设定晶体管的尺寸，可以确定晶体管驱动能力的相互比值。这样如果熔线没有熔断，虽然熔线电阻不可忽略，仍然能使得A点的下拉驱动能力大于减弱的上拉驱动能力，A点电压降低到低电平“O”;如果熔线熔断，虽然熔线电阻不为无穷大，仍能使得A点的上拉驱动能力大于下拉驱动能力，A点电压保持高电平“I”。[0010]在锁存输出阶段，A、B、C点电压由锁存器(P1、N1、P44、P4、P0、N45、N46)锁存并输出。
[0011]采用这种方案，晶体管数量较多，导致版图尺寸较大。而且，集成电路生产过程中工艺的不稳定性比较大，导致实际生产中熔线的特性变化比较大。如果熔线的特性变化超过了预期，由于P44的驱动能力无法在生产后调整，将会导致熔线锁存器的工作过程中出现错误读取。
实用新型内容
[0012]为克服上述传统方案存在的缺陷，本实用新型提供一种新的金属熔线锁存器结构，以改善其读取性能。
[0013]本实用新型的基本方案如下:
[0014]一种金属熔线锁存器结构，主要由三级受控反相器依次串联构成，其中，第一级反相器由P型晶体管P16、N型晶体管NO和熔线依次串联组成，第二级反相器由P型晶体管Pl与N型晶体管NI串联组成；P型晶体管P16的源极与N型晶体管NO的漏极共接至结点A，P型晶体管Pl的栅极与N型晶体管NI栅极也共接至结点A，P型晶体管Pl的源极与N型晶体管NI的漏极共接至结点B ;其特殊之处在于:第三级反相器包括依次串联的上拉驱动电路、N型晶体管N45和N型晶体管N46，其中，上拉驱动电路采用P型晶体管组上接电源、下接结点A的结构，用以对A点电压产生上拉驱动，上拉驱动电路中的一个P型晶体管的栅极连接至可调偏置电压源，源极接至结点A。
[0015]基于上述基本方案，本实用新型还进一步做如下优化限定:
[0016]所述上拉驱动电路由P型晶体管P44、P型晶体管P45串联构成，其中，P型晶体管P44的栅极和N型晶体管N45的栅极共接至结点B，P型晶体管P45的栅极连接至可调偏置电压源，P型晶体管P45的源极与N型晶体管N45的漏极共接至结点C，结点C与结点A直连。
[0017]本实用新型具有以下技术效果:
[0018]本实用新型显著提高了此类产品的读取可靠性和稳定性:对于未熔断的熔线，如果其实际电阻大于预期，虽然会导致了 NO下拉支路的驱动能力减弱，但是在读取阶段可以提高偏置电压以减弱P44和P45的上拉驱动能力，以此保证熔线锁存器仍然能正确读出熔线的状态低电平“O”;对于熔断的熔线，如果其实际电阻小于预期，虽然会导致NO下拉支路的驱动能力增强，但是在读取阶段可以减小偏置电压以增强P44和P45的上拉驱动能力，以此保证熔线锁存器仍然能正确读出熔线的状态高电平“ I ”。
[0019]本实用新型包含的晶体管数量较少，因此版图尺寸较小；另外，在集成电路生产后仍然能根据熔线的实际电阻特性调整熔线锁存器的读取能力。
【专利附图】
【附图说明】
[0020]图1为熔线锁存器电路的基本原理图。
[0021]图2为传统熔线锁存器结构图。
[0022]图3为传统熔线锁存器的控制信号波形图。
[0023]图4为本实用新型的熔线锁存器结构图。[0024]图5为应用本实用新型熔线锁存器的控制信号波形图。
【具体实施方式】
[0025]如图4所示本实用新型的结构，该熔线锁存器主要由三级受控反相器依次串联构成，所述第一级反相器由P型晶体管P16、N型晶体管NO和熔线依次串联组成，第二级反相器由P型晶体管Pl与N型晶体管NI串联组成；P型晶体管P16的源极与N型晶体管NO的漏极共接至结点A，P型晶体管Pl的栅极与N型晶体管NI栅极也共接至结点A，P型晶体管Pl的源极与N型晶体管NI的漏极共接至结点B ;其特征在于:第三级反相器包括依次串联的P型晶体管P44、P型晶体管P45、N型晶体管N45和N型晶体管N46，其中，P型晶体管P44的栅极和N型晶体管N45的栅极共接至结点B，P型晶体管P45的栅极连接至可调偏置电压源，P型晶体管P45的源极与N型晶体管N45的漏极共接至结点C，结点C与结点A直连。
[0026]该熔线锁存器输入信号为三个控制信号:fpun, fpup_n, bias,输出端为:flats,flats—η。
[0027]本实用新型的上拉驱动电路是可以有其它的多种变形，因为上拉电路就是由P型晶体管上接电源，下接图4中的A点(即图1中的output)而构成，作用是给A点充电，上拉A点电压。所以符合上述结构和功能的电路都可以作为上拉电路在这里使用。比如三个或更多的P型晶体管单路串联，或者多个P型晶体管多路并联(如图2的上拉电路)，只要其中P型晶体管的上拉驱动能力受到偏置电压源的控制即可。
[0028]需要说明的是，图1所示的电路只是整个金属熔线锁存器电路的基本原理图，而不是表示图2或图4金属熔线锁存器中的P型晶体管P16、N型晶体管NO和熔线。具体的说，图1的P型晶体管代表了整个上拉电路，N型晶体管代表了整个下拉电路。
[0029]图2所示熔线锁存器中的上拉电路是由P44、P4和PO组成，下拉电路是由NO和熔线组成。图4所示熔线锁存器中的上拉电路是由P44和P45组成，下拉电路是由NO和熔线组成。
[0030]本实用新型的熔线锁存器工作过程和控制信号与传统型熔线锁存器有类似之处，但本实用新型中使用一个偏置电压控制上拉电路在熔线锁存器读取阶段的驱动能力。这个偏置电压由一个片上电压源提供，并且电压大小可以在生产后由输入控制信号调节。
[0031]在初始化阶段P16、P45打开，NO、N46关闭，A点电压被P16由电源强制保持在高电平“1”，B点电压被反相器(Pl和NI)输出保持在低电平“0”，C点电压由Ρ44、Ρ45提供的较强驱动能力保持在高电平“ I ”。
[0032]进入读取阶段后，Ρ16首先关闭，同时Ν46打开，A和C点电压由锁存器(Ρ1、N1、Ρ44、Ρ45、Ν45、Ν46)仍然保持在高电平“ I ”，但是不再受到通过Ρ16的电源电压的驱动。随后NO打开，A点受到NO通过熔线到地的下拉驱动，同时Ρ45的栅极电压由偏置电压提供而升高，使得C点(即A点)所受到的上拉驱动能力减弱。通过依据工艺中熔线的特性而设定晶体管的尺寸和偏置电压的大小，可以确定晶体管驱动能力的相互比值。这样如果熔线没有熔断，虽然熔线电阻不可忽略，仍然能使得A点的下拉驱动能力大于减弱的上拉驱动能力，A点电压降低到低电平“O”;如果熔线熔断，虽然熔线电阻不为无穷大，仍能使得A点的上拉驱动能力大于下拉驱动能力，A点电压保持高电平“I”。[0033]在锁存输出阶段，A、B、C点电压由锁存器(P1、N1、P44、P45、N45、N46)锁存并输出。
【权利要求】
1.一种金属熔线锁存器结构，主要由三级受控反相器依次串联构成，其中，第一级反相器由P型晶体管P16、N型晶体管NO和熔线依次串联组成，第二级反相器由P型晶体管Pl与N型晶体管NI串联组成；P型晶体管P16的源极与N型晶体管NO的漏极共接至结点A，P型晶体管Pl的栅极与N型晶体管NI栅极也共接至结点A，P型晶体管Pl的源极与N型晶体管NI的漏极共接至结点B ;其特征在于:第三级反相器包括依次串联的上拉驱动电路、N型晶体管N45和N型晶体管N46，其中，上拉驱动电路采用P型晶体管组上接电源、下接结点A的结构，用以对A点电压产生上拉驱动，上拉驱动电路中的一个P型晶体管的栅极连接至可调偏置电压源，源极接至结点A。
2.根据权利要求1所述的金属熔线锁存器结构，其其特征在于:所述上拉驱动电路由P型晶体管P44、P型晶体管P45串联构成，其中，P型晶体管P44的栅极和N型晶体管N45的栅极共接至结点B，P型晶体管P45的栅极连接至可调偏置电压源，P型晶体管P45的源极与N型晶体管N45的漏极共接至结点C，结点C与结点A直连。
【文档编号】H03K19/094GK203563050SQ201320682702
【公开日】2014年4月23日 申请日期:2013年10月30日 优先权日:2013年10月30日
【发明者】田垚磊 申请人:西安华芯半导体有限公司