消除零脉宽的电压域到时域的过零检测电路的制作方法
【专利摘要】本发明涉及模数转换技术。本发明针对现有的电压域到时域过零检测中出现零脉宽的问题，提供一种消除零脉宽的电压域到时域的过零检测电路，包括第一输入端、第二输入端、第一时钟输入端、第二时钟输入端、输出端、参考电平输入端一及参考电平输入端二，包括预判电路、参考电平转换电路、过零整形电路及输出电路，所述第一输入端、第二输入端及第一时钟输入端分别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输入端二连接，所述过零整形电路分别与输出电路、第一输入端、第二输入端及第二时钟输入端连接，所述输出电路与输出端连接。适用于电压域到时域的过零检测电路。
【专利说明】消除零脉宽的电压域到时域的过零检测电路
【技术领域】
[0001] 本发明涉及模数转换技术，特别涉及适用于电压域到时域的过零检测电路。
【背景技术】
[0002] 随着模数转换向着低功耗、高速、高精度的方向发展，工艺尺寸的减小，电源电压 的降低，在电压域处理信号越来越困难，所以出现了将电压域幅值信号转换到时域脉宽信 号新的处理方法。时域脉宽信号的处理是在数字电路中完成的，而随着工艺尺寸的减小，数 字电路的优势将会越来越大，可以说，将信号从电压域线性转换到时域里处理将使得系统 性能有很大的提高。但这种新的处理方式带来的新的问题：当电压域幅值信号为零时，时域 里的脉宽信号也为零脉宽，而零脉宽在数字电路中无法识别，直接影响模数转换的精度。
[0003] 现有的消除零脉宽的方法如下两种：一、保证电压域输入一直为正或一直为负，则 得到的电压域输出也一直为正或者负，所有电压域幅值信号就会以相同的方向通过零点， 通过调节幅值信号到达零点的时间来实现时域信号的整体平移的目的，从而摆脱零脉宽的 束缚，该方式存在如下问题：为了保证电压域输出信号一直为正或者一直为负，对电路的动 态范围有很高的要求，并且在电压域信号大摆幅情况下，将很难保证放电电流高线性度，特 别是在电源电压进一步降低之后，这些问题将更加严重；为了解决上述动态范围的问题，有 研究人员以单端的形式实现上述功能，可以缓解动态范围的压力，但同时也存下如下问题： 以单端实现的功能的电路对噪声的抑制能力低。二、在已经得到时域信号的基础上，将所有 脉宽信号都拼接一个小脉宽信号，从简解决零脉宽的问题，但该方法存在如下问题：很难进 行精确叠加，因为拼接技术需要相互叠加才能保证信号的连续性，若叠加部分超过信号本 身的宽度，则信号会被湮没，会引入非线性。
【发明内容】
[0004] 本发明所要解决的技术问题，就是提供一种消除零脉宽的电压域到时域的过零检 测电路，以解决现有的电压域到时域过零检测中出现零脉宽的问题。
[0005] 本发明解决所述技术问题，采用的技术方案是，消除零脉宽的电压域到时域的过 零检测电路，包括第一输入端、第二输入端、第一时钟输入端、第二时钟输入端、输出端、参 考电平输入端一及参考电平输入端二，包括预判电路、参考电平转换电路、过零整形电路及 输出电路，所述第一输入端、第二输入端及第一时钟输入端分别与预判电路及过零整形电 路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输出电路连接，所述参考 电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输入端二连接，所述过 零整形电路分别与输出电路、第一输入端、第二输入端及第二时钟输入端连接，所述输出电 路与输出端连接；
[0006] 所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转 换电路；
[0007] 所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转 换，并将转换后的参考电平传输到过零整形电路；
[0008] 所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关 的失调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有 信号的基础上叠加了固定时间脉宽。
[0009] 具体的，所述预判电路包括电源输入端、第一NMOS晶体管、第二NOMS晶体管、第三 PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七NMOS晶体管、第 八NMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第i^一 NMOS晶体管、第十二NMOS晶体 管、第十三PMOS晶体管、第十四PMOS晶体管、第十五NMOS晶体管、第十六NOMS晶体管、第 一电流源、第一与门、第二与门及第一电流源；所述时钟信号输入端分别与第十三PMOS晶 体管及第十五NMOS晶体管的栅端连接，第十三PMOS晶体管的源端及第十四PMOS晶体管的 源端分别与电源输入端连接，第十三PMOS晶体管分别与第十五NMOS晶体管的漏端、第十四 PMOS晶体管的栅端、第十六NOMS晶体管的栅端、第九PMOS晶体管的源端、第十PMOS晶体 管的源端、第七NMOS晶体管的源端、第八NMOS晶体管的源端、第一与门的输入端一及第二 与门的输入端一连接，第十五NMOS晶体管的源端及第十六NOMS晶体管的源端分别接地；第 十四PMOS晶体管的漏端分别与第十六NOMS晶体管的漏端、第十一 NMOS晶体管的源端及第 十二NMOS晶体管的源端连接，第i^一 NMOS晶体管的栅端分别与第九PMOS晶体管的栅端、 第十PMOS晶体管的漏端、第十二NMOS晶体管的漏端、第七NMOS晶体管的漏端及栅端、第五 PMOS晶体管的漏端及第一与门的输入端二连接，第一与门的输出端分别与参考电平转换电 路及输出电路连接；第十二NMOS晶体管的栅端分别与第十PMOS晶体管的栅端、第九PMOS 晶体管的漏端、第i^一 NMOS晶体管的漏端、第八NMOS晶体管的栅端及漏端、第六PMOS晶体 管的漏端及第二与门的输入端二连接，第二与门的输出端分别与参考电平转换电路及输出 电路连接；第五PMOS晶体管的源端及第三PMOS晶体管的源端分别与电源输入端连接，第五 PMOS晶体管的栅端分别与第三PMOS晶体管的栅端及漏端及第一 NMOS晶体管的漏端连接， 第一 NMOS晶体管的栅端与第一输入端连接，第一 NMOS晶体管的源端分别与第二NOMS晶体 管的源端及第一电流源的输入端连接，第一电流源的输出端接地；第二NOMS晶体管的栅端 与第二输入端连接，第二NOMS晶体管的漏端分别与第四PMOS晶体管的漏端及栅端及第六 PMOS晶体管的栅端连接，第六PMOS晶体管的源端及第四PMOS晶体管的源端分别与电源输 入端连接。
[0010] 进一步的,所述参考电平转换电路包括第十七NMOS晶体管、第十八NMOS晶体管、 第十九NMOS晶体管、第二十NMOS晶体管；
[0011] 所述参考电平输入端一分别与第十七NMOS晶体管的源端及第十八NMOS晶体管 的源端连接，第十七NMOS晶体管的漏端分别与过零整形电路及第十九NMOS晶体管的漏端 连接，第十八NMOS晶体管的漏端分别与过零整形电路及第二十NMOS晶体管的漏端连接， 第十九NMOS晶体管的源端及第二十NMOS晶体管的源端分别与参考电平输入端二连接，第 十七NMOS晶体管的栅端及第二十NMOS晶体管的栅端分别与第二与门的输出端连接，第 十八NMOS晶体管的栅端及第十九NMOS晶体管的栅端分别与第一与门的输出端连接。
[0012] 进一步的，所述过零整形电路，包括第二i^一 NMOS晶体管、第二十二NMOS晶体管、 第二十三PMOS晶体管、第二十四PMOS晶体管、第二十五NOMS晶体管、第二十六NMOS晶体 管、第二十七NMOS晶体管、第二十八NMOS晶体管、第二十九PMOS晶体管和第三十PMOS晶 体管、第二电流源、第三电流源、第四电流源、第一开关、第二开关、第三开关、第一电阻、第 二电阻、第三电阻及第四电阻；
[0013] 所述第一电源输入端与第二十一 NMOS晶体管的栅端连接，第二十一 NMOS晶体管 的源端分别与第二十二NMOS晶体管的源端及第二电流源的输入端连接，第二电流源的输 出端与第一开关的一端连接，第一开关的另一端接地，第二十一 NMOS晶体管的漏端分别与 第二十五NOMS晶体管的漏端、第二十八NMOS晶体管的栅端、第二十三PMOS晶体管的漏端 及第一电阻的一端连接，第一电阻的另一端分别与第二电阻的一端、第二十三PMOS晶体管 的栅端及第二十四PMOS晶体管的栅端连接，第二十三PMOS晶体管的源端及第二十四PMOS 晶体管的源端分别与电源输入端连接，第二电阻的另一端分别与第二十二NMOS晶体管的 漏端、第二十四PMOS晶体管的漏端、第二十六NMOS晶体管的漏端及第二十七NMOS晶体管 的栅端连接，第二十二NMOS晶体管的栅端与第二输入端连接，第二十五NOMS晶体管的栅端 与第十八NMOS晶体管的漏端连接，第二十六NMOS晶体管的栅端与第十九NMOS晶体管的漏 端连接，第二十五NOMS晶体管的源端及第二十六NMOS晶体管的源端分别与第三电流源的 输入端连接，第三电流源的输出端与第二开关的一端连接，第二开关的另一端接地；
[0014] 第二十七NMOS晶体管的源端及第二十八NMOS晶体管的源端分别与第四电流源的 输入端连接，第四电流源的输出端与第三开关的一端连接，第三开关另一端接地；
[0015] 所述第一开关的控制端、第二开关的控制端及第三开关的控制端分别与第二时钟 输入端连接；
[0016] 第二十七NMOS晶体管的漏端分别与第三电阻的一端、第二十九PMOS晶体管的漏 端及输出电路连接，第三电阻的另一端分别与第二十九PMOS晶体管的栅端、第三十PMOS晶 体管的栅端及第四电阻的一端连接，第四电阻的另一端分别与第二十八NMOS晶体管的漏 端、第三十PMOS晶体管的漏端及输出电路连接，第二十九PMOS晶体管的源端及第三十PMOS 晶体管的源端分别与电源输入端连接。
[0017] 进一步的，所述输出电路包括第三与门、第四与门及第一或门，所述第三与门的输 入端一与第二十八NMOS晶体管的漏端连接，第三与门的输入端二与第一与门的输出端连 接，第四与门的输入端一与第二十九PMOS晶体管的漏端连接，第四与门的输入端二与第二 与门的输出端连接，所述第三与门的输出端与第一或门的输入端一连接，第四与门输出端 与第一或门的输入端二连接，第一或门的输出端与输出端连接。
[0018] 本发明的有益效果是，本发明的过零检测电路整个电路都是差分电路，不需要改 变电压域信号的输出方式，即不需要将差分信号转化为单端信号进行过零检测处理，也就 不需要更大的动态范围来保证差分信号转化成单端信号后的线性度，进而释放了对动态范 围的要求；
[0019] 并且，参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平输 入端二连接，使得参考电平转换电路转换后的参考电平，可以直接转换成与输入信号正负 相关的失调电压，并且失调电压可以直接耦合到信号中，进而可以直接叠加失调电压转换 成的时域小信号脉宽，所以不会产生因拼接不当而淹没信号的问题；
[0020] 又，本发明的过零检测电路中的预判电路和参考电平转换电路对实现方式要求不 高，所以不会增加大的电路复杂性和功耗；
[0021] 又，本发明的过零检测电路中预判电路、参考电平转换电路、过零整形电路的连 接关系，可以使得产生的失调电压与输入信号的正负值相关，进而电压域输入会根据预判 电路得出的结果情况分别进行不同失调电压的叠加操作，类似于将正值在坐标轴上向上平 移，负值在坐标轴上向下平移，由于正负值分别向不同的方向平移，所以不比担心产生新的 零点的问题。
【专利附图】
【附图说明】
[0022] 图1为本发明消除零脉宽的电压域到时域的过零检测电路实施例的电路框图；
[0023] 图2为本发明消除零脉宽的电压域到时域的过零检测电路实施例预判电路结构 图；
[0024] 图3为本发明消除零脉宽的电压域到时域的过零检测电路实施例考电平转换电 路结构图；
[0025] 图4为本发明消除零脉宽的电压域到时域的过零检测电路实施例过零整形电路 构图；
[0026] 图5为本发明消除零脉宽的电压域到时域的过零检测电路实施例输出电路结构 图；
[0027] 图6为本发明消除零脉宽的电压域到时域的过零检测电路实施例中第一时钟输 入端及第二时钟输入端的时钟输入波形图；
[0028] 图7为本发明消除零脉宽的电压域到时域的过零检测电路实施例中的效果示意 图；
[0029] 其中，第一输入端Vinp、第二输入端Vim、第一时钟输入端CLK 1、第二时钟输入端 CLK2、输出端Ttj、参考电平输入端一 Vkp、参考电平输入端二Vsn、第一 NMOS晶体管M1、第二 NOMS晶体管M2、第三PMOS晶体管M3、第四PMOS晶体管M4、第五PMOS晶体管M 5、第六PMOS 晶体管M6、第七NMOS晶体管M7、第八NMOS晶体管M8、第九PMOS晶体管M 9、第十PMOS晶体管 Mltl、第i^一 NMOS晶体管Mn、第十二NMOS晶体管M12、第十三PMOS晶体管M13、第十四PMOS晶 体管M 14、第十五NMOS晶体管M15、第十六NOMS晶体管M16、第一电流源I 1、第一与门AND1、第 二与门AND2、第十七NMOS晶体管M 17、第十八NMOS晶体管M18、第十九NMOS晶体管M19、第二十 NMOS晶体管M2tl、第二i^一 NMOS晶体管M21、第二十二NMOS晶体管M22、第二十三PMOS晶体管 M23、第二十四PMOS晶体管M24、第二十五NOMS晶体管M25、第二十六NMOS晶体管M 26、第二十七 NMOS晶体管M27、第二十八NMOS晶体管M28、第二十九PMOS晶体管M29和第三十PMOS晶体管 M3tl、第二电流源I2、第三电流源I3、第四电流源I4、第一开关SW 1、第二开关SW2、第三开关SW3、 第一电阻RU第二电阻R2、第三电阻R3、第四电阻R4、第三与门AND 3、第四与门AND4及第一 或门ORlt5
【具体实施方式】
[0030] 下面结合附图及实施例详细描述本发明的技术方案：
[0031] 本发明针对现有的电压域到时域过零检测中出现零脉宽的问题，提供消除零脉宽 的电压域到时域的过零检测电路，包括第一输入端、第二输入端、第一时钟输入端、第二时 钟输入端、输出端、参考电平输入端一及参考电平输入端二，包括预判电路、参考电平转换 电路、过零整形电路及输出电路，所述第一输入端、第二输入端及第一时钟输入端分别与预 判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输 出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平 输入端二连接，所述过零整形电路分别与输出电路、第一输入端、第二输入端及第二时钟输 入端连接，所述输出电路与输出端连接；所述预判电路，用于根据输入信号的正负得到的转 换控制信号，控制参考电平转换电路；所述参考电平转换电路，用于根据预判电路的转换控 制信号，对参考电平进行转换，并将转换后的参考电平传输到过零整形电路；所述过零整形 电路，用于将转换后的参考电平进一步转换成与输入信号正负相关的失调电压，所述失调 电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有信号的基础上叠加了固 定时间脉宽。本发明的有益效果是，本发明的过零检测电路整个电路都是差分电路，不需要 改变电压域信号的输出方式，即不需要将差分信号转化为单端信号进行过零检测处理，也 就不需要更大的动态范围来保证差分信号转化成单端信号后的线性度，进而释放了对动态 范围的要求；并且，参考电平转换电路分别与过零整形电路、参考电平输入端一及参考电平 输入端二连接，使得参考电平转换电路转换后的参考电平，可以直接转换成与输入信号正 负相关的失调电压，并且失调电压可以直接耦合到信号中，进而可以直接叠加失调电压转 换成的时域小信号脉宽，所以不会产生因拼接不当而淹没信号的问题；又，本发明的过零检 测电路中的预判电路和参考电平转换电路对实现方式要求不高，所以不会增加大的电路复 杂性和功耗；又，本发明的过零检测电路中预判电路、参考电平转换电路、过零整形电路的 连接关系，可以使得产生的失调电压与输入信号的正负值相关，进而电压域输入会根据预 判电路得出的结果情况分别进行不同失调电压的叠加操作，类似于将正值在坐标轴上向上 平移，负值在坐标轴上向下平移，由于正负值分别向不同的方向平移，所以不比担心产生新 的零点的问题。
[0032] 实施例
[0033] 本例的消除零脉宽的电压域到时域的过零检测电路，如图1所示，包括第一输入 端Vinp、第二输入端V im、第一时钟输入端CLK1、第二时钟输入端CLK2、输出端T〇、参考电平输 入端一 Vkp及参考电平输入端二Vsn，其特征在于，包括预判电路、参考电平转换电路、过零整 形电路及输出电路，所述第一输入端V inp、第二输入端Vim及第一时钟输入端CLK1分别与预 判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电路及输 出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一 Vkp及参考电 平输入端二VKn连接，所述过零整形电路分别与输出电路、第一输入端V inp、第二输入端Vim 及第二时钟输入端CLK2连接，所述输出电路与输出端连接；
[0034] 所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转 换电路；
[0035] 所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转 换，并将转换后的参考电平传输到过零整形电路；
[0036] 所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关 的失调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有 信号的基础上叠加了固定时间脉宽。
[0037] 通过预判电路根据第一输入端Vinp及第二输入端Vim的输入信号差（Vinp-V im)的 正负得到的转换控制信号（signp、signn)，控制参考电路转换电路，决定参考电平输入端一 Vkp及参考电平输入端二VKn输入参考电平的接入过零整形电路的方式，使得过零整形电路 的正负信号输入端（Vi+，ViJ存在与输入信号（Vinp-V im)正负相关的失调电压，失调电压延 长了正负值的过零时间，使得最终得到的时域脉宽都在原有信号的基础上叠加了固定时间 脉宽，进而消除小信号和零信号无法产生数字电路可识别的时间脉宽的技术难点。
[0038] 其中，如图2所示，预判电路包括电源输入端VDD、第一 NMOS晶体管M1、第二NOMS 晶体管M2、第三PMOS晶体管M3、第四PMOS晶体管M4、第五PMOS晶体管M 5、第六PMOS晶体管 M6、第七NMOS晶体管M7、第八NMOS晶体管M8、第九PMOS晶体管M 9、第十PMOS晶体管Mltl、第 i^一 NMOS晶体管Mn、第十二NMOS晶体管M12、第十三PMOS晶体管M13、第十四PMOS晶体管 M14、第十五NMOS晶体管M15、第十六NOMS晶体管M16、第一电流源I 1、第一与门AND1、第二与 门AND2及第一电流源I1 ;所述时钟信号输入端CLK1分别与第十三PMOS晶体管M13及第十五 NMOS晶体管M15的栅端连接，第十三PMOS晶体管M13的源端及第十四PMOS晶体管M 14的源 端分别与电源输入端Vdd连接，第十三PMOS晶体管M13分别与第十五NMOS晶体管M 15的漏 端、第十四PMOS晶体管M14的栅端、第十六NOMS晶体管M16的栅端、第九PMOS晶体管M 9的源 端、第十PMOS晶体管Mltl的源端、第七NMOS晶体管M7的源端、第八NMOS晶体管M 8的源端、 第一与门AND1的输入端一及第二与门AND2的输入端一连接，第十五NMOS晶体管M 15的源 端及第十六NOMS晶体管M16的源端分别接地；第十四PMOS晶体管M14的漏端分别与第十六 NOMS晶体管M16的漏端、第i^一 NMOS晶体管M11的源端及第十二NMOS晶体管M12的源端连 接，第i^一 NMOS晶体管M11的栅端分别与第九PMOS晶体管M9的栅端、第十PMOS晶体管M ki 的漏端、第十二NMOS晶体管M12的漏端、第七NMOS晶体管M7的漏端及栅端、第五PMOS晶体 管M 5的漏端及第一与门AND1的输入端二连接，第一与门AND1的输出端分别与参考电平转 换电路及输出电路连接；第十二NMOS晶体管M 12的栅端分别与第十PMOS晶体管Mltl的栅端、 第九PMOS晶体管M9的漏端、第i^一匪OS晶体管M 11的的漏端、第八NMOS晶体管M8的栅端 及漏端、第六PMOS晶体管M6的漏端及第二与门AND 2的输入端二连接，第二与门AND2的输 出端分别与参考电平转换电路及输出电路连接；第五PMOS晶体管M 5的源端及第三PMOS晶 体管M3的源端分别与电源输入端Vdd连接，第五PMOS晶体管M 5的栅端分别与第三PMOS晶 体管M3的栅端及漏端及第一 NMOS晶体管M1的漏端连接，第一 NMOS晶体管M1的栅端与第 一输入端Vinp连接，第一 NMOS晶体管M1的源端分别与第二NOMS晶体管M2的源端及第一电 流源I 1的输入端连接，第一电流源I1的输出端接地；第二NOMS晶体管M2的栅端与第二输 入端连接，第二NOMS晶体管M 2的漏端分别与第四PMOS晶体管M4的漏端及栅端及第六PMOS 晶体管M6的栅端连接，第六PMOS晶体管M6的源端及第四PMOS晶体管M4的源端分别与电 源输入端V dd连接。
[0039] 第一 NOMS晶体管M1和第二NOMS晶体管M2的源端都耦接于第1节点，漏断分别耦 接于第2节点和第3节点，栅端分别耦接于输入差分电压信号V inp和Vim，将输入差分电压 信号Vinp和Vim转化成电流信号；第三PMOS晶体管M 3和第四PMOS晶体管M4，栅漏短接后 分别耦接于第2节点和第3节点，源端都耦接于电源电压V DD，镜像由输入差分电压信号Vinp 和Vim转化的电流信号；第五PMOS晶体管M5和第六PMOS晶体管M6，源端都耦接于电源电压 VDD，栅端分别耦接于第2节点和第3节点，漏端分别耦接于第4节点和第5节点，接收镜像 的电流信号；第七NMOS晶体管M 7和第八NMOS晶体管M8，栅漏短接后分别耦接于第4节点和 第5节点，源端都耦接于第7节点，将镜像的电流信号转化为电压信号；第九PMOS晶体管M 9 和第十PMOS晶体管Mltl，源端都耦接于第7节点，栅端分别耦接于第4节点和第5节点，漏断 分别耦接于第5节点和第4节点；第i^一 NMOS晶体管M11和第十二NMOS晶体管M12，源端都 耦接于第6节点，栅端分别耦接于第4节点和第5节点，漏断分别耦接于第5节点和第4节 点，构成锁存结构，起快速比较的作用；第十三PMOS晶体管M 13和第十五NMOS晶体管M15，源 端分别耦接于电源电压Vdd和地电位，漏断都耦接于第7节点，栅端都耦接于第8节点，起反 向时钟，控制锁存电路工作周期的作用；第十四PMOS晶体管M 14和第十六NMOS晶体管M16, 源端分别耦接于电源电压Vdd和地电位，漏断都耦接于第6节点，栅端都耦接于第7节点， 起反向时钟，控制锁存电路工作周期的作用；第一电流源I 1-接于第1节点和地电平之间， 给预判电路提供静态工作电流；第一与门AND1的两个输入端分别耦接于第4节点和第7节 点，输出耦接于转换控制信号signp，起整形和使能输出的作用；第二与门AND 2的两个输入 端分别耦接于第5节点和第7节点，输出耦接于转换控制信号signn，起整形和使能输出的 作用；能够快速比较输入差分电压信号V inp、Vim的大小，得到转换控制信号signp、signn。 即有效的探测输入信号（V inp-Vim)的正负，并控制参考电平转换电路生成固定的正的失调 电压或者负的失调电压，等效于正输入信号在坐标轴上向上平移，负输入信号在坐标轴上 向下平移，使得输入信号无论正负，都能在幅值上叠加一个幅值信号，此幅值信号仅与失调 电压的幅值有关，与输入信号的大小无关，保证过零检测电路不会因叠加信号而产生非线 性问题。
[0040] 参考电平转换电路，如图3所示，包括第十七NMOS晶体管M17、第十八NMOS晶体管 M18、第十九NMOS晶体管M19、第二十NMOS晶体管M2tl ;
[0041] 所述参考电平输入端一 Vkp分别与第十七NMOS晶体管M17的源端及第十八NMOS晶 体管M18的源端连接，第十七NMOS晶体管M 17的漏端分别与过零整形电路及第十九NMOS晶 体管M19的漏端连接，第十八NMOS晶体管M 18的漏端分别与过零整形电路及第二十NMOS晶 体管M2tl的漏端连接，第十九NMOS晶体管M 19的源端及第二十NMOS晶体管M2tl的源端分别与 参考电平输入端二Vsn连接，第十七NMOS晶体管M 17的栅端及第二十NMOS晶体管M2tl的栅端 分别与第二与门AND2的输出端连接，第十八NMOS晶体管M 18的栅端及第十九NMOS晶体管 M19的栅端分别与第一与门AND1的输出端连接。
[0042] 其中，第十七NMOS晶体管M17和第十八NMOS晶体管M18，源端都耦接于第9节点， 漏断分别耦接于第11节点和第12节点，栅端分别耦接于转换控制信号Signn和Signp，控 制输入参考电平V kp的输出路径；第十九NMOS晶体管M19和第二十NMOS晶体管M2tl，源端都 耦接于第10节点，漏断分别耦接于第11节点和第12节点，栅端分别耦接于转换控制信号 signp和signn，控制输入参考电平Vkn的输出路径；由转换控制信号signp、signn决定参 考电平t P、Vm与输入参考电平V1^Vsn的关系。参考电平转换电路仅包含有NMOS晶体管做 开关，电路结构简单，且输入参考电平（V KP、Vkn)为固定电平，受开关非理想因素（如时钟馈 通等）影响小。
[0043] 过零整形电路，具体的，如图4所示，包括第二^^一 NMOS晶体管M21、第二十二NMOS 晶体管M22、第二十三PMOS晶体管M23、第二十四PMOS晶体管M24、第二十五NOMS晶体管M 25、 第二十六NMOS晶体管M26、第二十七NMOS晶体管M27、第二十八NMOS晶体管M 28、第二十九 PMOS晶体管M29和第三十PMOS晶体管M3tl、第二电流源I2、第三电流源I 3、第四电流源I4、第 一开关SW1、第二开关SW2、第三开关SW 3、第一电阻R1、第二电阻R2、第三电阻R3及第四电阻 R4 ；
[0044] 所述第一电源输入端Vdd与第二十一 NMOS晶体管M21的栅端连接，第二十一 NMOS 晶体管M21的源端分别与第二十二NMOS晶体管M22的源端及第二电流源I2的输入端连接， 第二电流源I 2的输出端与第一开关SW1的一端连接，第一开关SW1的另一端接地，第二^ NMOS晶体管M21的漏端分别与第二十五NOMS晶体管M25的漏端、第二十八NMOS晶体管M 28 的栅端、第二十三PMOS晶体管M23的漏端及第一电阻Rl的一端连接，第一电阻Rl的另一端 分别与第二电阻R2的一端、第二十三PMOS晶体管M 23的栅端及第二十四PMOS晶体管M24的 栅端连接，第二十三PMOS晶体管M23的源端及第二十四PMOS晶体管M 24的源端分别与电源 输入端Vdd连接，第二电阻R2的另一端分别与第二十二NMOS晶体管M 22的漏端、第二十四 PMOS晶体管M24的漏端、第二十六NMOS晶体管M26的漏端及第二十七NMOS晶体管M 27的栅 端连接，第二十二NMOS晶体管M22的栅端与第二输入端连接，第二十五NOMS晶体管M 25的栅 端与第十八NMOS晶体管M18的漏端连接，第二十六NMOS晶体管M26的栅端与第十九NMOS晶 体管M 19的漏端连接，第二十五NOMS晶体管M25的源端及第二十六NMOS晶体管M26的源端 分别与第三电流源I 3的输入端连接，第三电流源I3的输出端与第二开关SW2的一端连接， 第二开关SW 2的另一端接地；第二十七NMOS晶体管M27的源端及第二十八NMOS晶体管M28 的源端分别与第四电流源I4的输入端连接，第四电流源I4的输出端与第三开关SW3的一端 连接，第三开关SW 3另一端接地；所述第一开关SW1的控制端、第二开关SW2的控制端及第三 开关SW 3的控制端分别与第二时钟输入端CLK2连接；第二十七NMOS晶体管M27的漏端分别 与第三电阻R3的一端、第二十九PMOS晶体管M 29的漏端及输出电路连接，第三电阻R3的另 一端分别与第二十九PMOS晶体管M29的栅端、第三十PMOS晶体管M 3tl的栅端及第四电阻R4 的一端连接，第四电阻R4的另一端分别与第二十八NMOS晶体管M28的漏端、第三十PMOS晶 体管M 3tl的漏端及输出电路连接，第二十九PMOS晶体管M29的源端及第三十PMOS晶体管M3tl 的源端分别与电源输入端Vdd连接。
[0045] 其中，第二i^一 NOMS晶体管M21和第二十二NOMS晶体管M22的源端都耦接于第14 节点，漏端分别耦接于第15节点和第16节点，栅端分别做输入差分电压信号正负输入端 Vinp，Vim，构成输入对管；第二十三PMOS晶体管M23和第二十四PMOS晶体管M 24的栅端都耦 接于第17节点，源端都耦接于电源电压VDD，漏断分别耦接于第15节点和第16节点，构成有 源负载；第一电阻R 1耦接于第15节点和第17节点，第二电阻R2耦接于第16节点和第17 节点，起共模反馈和小信号负载的作用；第二电流源1 2耦接于第14节点和第13节点之间， 第三电流源I3耦接于第18节点和第19节点之间，第四电流源I 4耦接于第20节点和第21 节点之间，给电路提供静态工作电流；第一开关SW1、第二开关SW 2和第三开关SW3分别耦接 于第13节点、第18节点、第20节点和地电位之间，控制电路的工作周期；第二十五NMOS晶 体管M 25和第二十六NOMS晶体管M26的源端都耦接于第19节点，漏断分别耦接于第15节点 和第16节点，栅端分别耦接于负端参考电平V m和正端参考电平Vnj ;第二十七NOMS晶体管 M27和第二十八NOMS晶体管M28的源端都耦接于第21节点，漏断分别耦接于第22节点和第 23节点，栅端分别耦接于第16节点和第15节点；第二十九PMOS晶体管M 29和第三十PMOS 晶体管M3tl的栅端都耦接于第24节点，源端都耦接于电源电压VDD，漏断分别耦接于第22节 点和第23节点，构成有源负载；第三电阻R 3耦接于第22节点和第24节点，第四电阻R4耦 接于第23节点和第24节点，起共模反馈和小信号负载的作用。根据参考电平V ip、Vm，调节 输入差分电压信号vinp、vim比较的阈值并根据过零时刻对信号进行粗整形。过零整形电路 包含NMOS晶体管M25、M26，接入方式与共源输入结构第二i^一 NMOS晶体管M21及第二十二 NMOS晶体管M22M22相同，保证了引入失调电压的精确性。
[0046] 输出电路，如图5所示，所述包括第三与门AND3、第四与门AND4及第一或门0札，所 述第三与门AND 3的输入端一与第二十八NMOS晶体管M28的漏端连接，第三与门AND3的输入 端二与第一与门AND 1的输出端连接，第四与门AND4的输入端一与第二十九PMOS晶体管M29 的漏端连接，第四与门AND4的输入端二与第二与门AND2的输出端连接，所述第三与门AND 3 的输出端与第一或门OR1的输入端一连接，第四与门AND4输出端与第一或门OR1的输入端 二连接，第一或门OR 1的输出端与输出端Ttj连接。
[0047] 其中，第三与门AND3的两个输入端分别f禹接于Vtjp和转换控制信号signp，输出端 耦接于第25节点；第四与门AND 4的两个输入端分别耦接于Vm和转换控制信号signn，输 出端耦接于第26节点；第一或门OR 1的两个输入端分别耦接于第25节点和第26节点，输 出端I禹接于输出节点T。。根据转换控制信号signp、signn对信号进行精整形，产生时间脉 宽。
[0048] 本发明的工作原理如下：
[0049] 通过提前对输入差分电压信号行的大小判断，得到转换控制信号 signp、signn，再根据转换控制信号signp、signn改变参考电平VipJm与输入参考电平V KP、 Ven的关系，再由参考电平V11^Vm控制产生与电压域输入信号V inp-Vim正负值相关的失调电 压，使得电压域输入信号Vinp-V im无论正负，都能在幅值上增加一个固定的幅值信号，增加 电压域信号的过零时间，从而使所有得到的时域脉宽信号都能"自给"的叠加一个固定的小 脉宽信号。当电压域输入信号为零时，由于在幅值上已经叠加了一个固定的幅值信号，存在 过零时间，所以也能产生数字电路能够识别的脉宽信号。
[0050] 差分输入电压信号经第二i^一 NMOS晶体管M21、第二十二NMOS晶体管M22、第 二十三PMOS晶体管M 23、第二十四PMOS晶体管M24、第二十七NMOS晶体管M27、第二十八NMOS 晶体管M28、第二十九PMOS晶体管M29及第三十PMOS晶体管M3tl组成的两级共源放大结构放 大截至后转化为时域脉宽信号。
[0051] 第二十五NOMS晶体管M25、第二十六NMOS晶体管M26作为电流偏置管，由不同的参 考电平I p和Vm所控制，不同的参考电平使得流过第二十五NOMS晶体管M25、第二十六NMOS 晶体管M26源漏的电流存在差值，这个电流差将用来补偿流过第二i^一匪OS晶体管M21、第 二十二NMOS晶体管M 22的交流电流差，即达到了引入一个失调电压的目的，由于参考电平 Vip和Vm的电压差值确定，则用来补偿的流过第二十五NOMS晶体管M25及第二十六NMOS晶 体管M 26源漏的电流差也是确定的，所以引入的失调电压也是固定的。
[0052] 在一个转化周期内，参考电平不发生变化，只有在转化前，由预判电路根据电压域 输入信号V inp-Vim的正负得到转换控制信号signp和signn，控制参考电路转换电路，决定 参考电平与输入参考电平V ki^Ven的关系，引入与电压域输入信号Vinp-Vim正负相关 的失调电压，保证无论电压域输入信号V inp-Vim正负，在幅值上都能增加一个的固定值，具 体输入输出情况如下：
[0053]
【权利要求】
1. 消除零脉宽的电压域到时域的过零检测电路，包括第一输入端（vinp)、第二输入端 (vinn)、第一时钟输入端（CLK)、第二时钟输入端（CLK2)、输出端（T〇)、参考电平输入端一 (VKP)及参考电平输入端二（VKn)，其特征在于，还包括预判电路、参考电平转换电路、过零整 形电路及输出电路，所述第一输入端（vinp)、第二输入端（Vinn)及第一时钟输入端（CLKi)分 别与预判电路及过零整形电路连接，所述预判电路分别与参考电平转换电路、过零整形电 路及输出电路连接，所述参考电平转换电路分别与过零整形电路、参考电平输入端一（VKP) 及参考电平输入端二（AV)连接，所述过零整形电路分别与输出电路、第一输入端（Vinp)、第 二输入端（Vinn)及第二时钟输入端（CLK2)连接，所述输出电路与输出端连接； 所述预判电路，用于根据输入信号的正负得到的转换控制信号，控制参考电平转换电 路； 所述参考电平转换电路，用于根据预判电路的转换控制信号，对参考电平进行转换，并 将转换后的参考电平传输到过零整形电路； 所述过零整形电路，用于将转换后的参考电平进一步转换成与输入信号正负相关的失 调电压，所述失调电压用于延长正负值的过零时间，使最终得到的时域脉宽都在原有信号 的基础上叠加了固定时间脉宽。
2. 根据权利要求1所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于， 所述预判电路包括电源输入端（VDD)、第一 NMOS晶体管（M)、第二NOMS晶体管（M2)、第三 PMOS晶体管（M3)、第四PMOS晶体管（M4)、第五PMOS晶体管（M5)、第六PMOS晶体管（M 6)、第 七NMOS晶体管（M7)、第八匪0S晶体管（M8)、第九PMOS晶体管（M9)、第十PMOS晶体管（M 1CI)、 第i^一 NMOS晶体管（Mn)、第十二NMOS晶体管（M12)、第十三PMOS晶体管（M13)、第十四PMOS 晶体管（M14)、第十五NM0S晶体管（M15)、第十六N0MS晶体管（M16)、第一电流源（IJ、第一与 门（ANDJ、第二与门（AND2)及第一电流源（IJ ;所述时钟信号输入端（CLig分别与第十三 PMOS晶体管（M13)及第十五NMOS晶体管（M15)的栅端连接，第十三PMOS晶体管（M 13)的源端 及第十四PMOS晶体管（M14)的源端分别与电源输入端（VDD)连接，第十三PMOS晶体管（M 13) 分别与第十五NMOS晶体管（M15)的漏端、第十四PMOS晶体管（M14)的栅端、第十六N0MS晶 体管（M16)的栅端、第九PMOS晶体管（M9)的源端、第十PMOS晶体管（M1CI)的源端、第七NMOS 晶体管（M7)的源端、第八NMOS晶体管（M8)的源端、第一与门（ANDJ的输入端一及第二与 门（AND2)的输入端一连接，第十五NMOS晶体管（M15)的源端及第十六N0MS晶体管（M 16)的 源端分别接地；第十四PMOS晶体管（M14)的漏端分别与第十六N0MS晶体管（M16)的漏端、第 i^一 NMOS晶体管（Mn)的源端及第十二NMOS晶体管（M12)的源端连接，第i^一 NMOS晶体管 (Mn)的栅端分别与第九PMOS晶体管（M9)的栅端、第十PMOS晶体管（M1CI)的漏端、第十二 NMOS晶体管（M12)的漏端、第七NMOS晶体管（M7)的漏端及栅端、第五PMOS晶体管（M 5)的 漏端及第一与门（AND)的输入端二连接，第一与门（AND)的输出端分别与参考电平转换电 路及输出电路连接；第十二NMOS晶体管（M12)的栅端分别与第十PMOS晶体管（M1CI)的栅端、 第九PMOS晶体管（M9)的漏端、第i^一 NMOS晶体管（Mn)的的漏端、第八NMOS晶体管（M8) 的栅端及漏端、第六PMOS晶体管（M6)的漏端及第二与门（AND2)的输入端二连接，第二与 门（AND2)的输出端分别与参考电平转换电路及输出电路连接；第五PMOS晶体管（M5)的源 端及第三PMOS晶体管（M3)的源端分别与电源输入端（VDD)连接，第五PMOS晶体管（M 5)的 栅端分别与第三PMOS晶体管（M3)的栅端及漏端及第一 NMOS晶体管（MD的漏端连接，第一 NMOS晶体管（MJ的栅端与第一输入端（Vinp)连接，第一 NMOS晶体管（MJ的源端分别与第 二N0MS晶体管（M2)的源端及第一电流源（IJ的输入端连接，第一电流源的输出端接 地；第二N0MS晶体管（M2)的栅端与第二输入端连接，第二N0MS晶体管（M2)的漏端分别与 第四PM0S晶体管（M4)的漏端及栅端及第六PM0S晶体管（M6)的栅端连接，第六PM0S晶体 管（M6)的源端及第四PM0S晶体管（M4)的源端分别与电源输入端（VDD)连接。
3. 根据权利要求2所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于， 所述参考电平转换电路包括第十七NM0S晶体管（M17)、第十八NM0S晶体管（M18)、第十九 NM0S晶体管（M19)、第二十NM0S晶体管（MJ ; 所述参考电平输入端一（VKP)分别与第十七NM0S晶体管（M17)的源端及第十八NM0S晶 体管（M18)的源端连接，第十七NM0S晶体管（M17)的漏端分别与过零整形电路及第十九NM0S 晶体管（M19)的漏端连接，第十八NM0S晶体管（M18)的漏端分别与过零整形电路及第二十 NM0S晶体管（MJ的漏端连接，第十九NM0S晶体管（M19)的源端及第二十NM0S晶体管（MJ 的源端分别与参考电平输入端二（AV)连接，第十七NM0S晶体管（M17)的栅端及第二十NM0S 晶体管（MJ的栅端分别与第二与门（AND2)的输出端连接，第十八NM0S晶体管（M18)的栅 端及第十九NM0S晶体管（M19)的栅端分别与第一与门（ANDJ的输出端连接。
4. 根据权利要求3所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于， 所述过零整形电路，包括第二i^一NM0S晶体管（M21)、第二十二NM0S晶体管（M22)、第二十三 PM0S晶体管（M23)、第二十四PM0S晶体管（M24)、第二十五N0MS晶体管（M 25)、第二十六NM0S 晶体管（M26)、第二十七NM0S晶体管（M27)、第二十八NM0S晶体管（M28)、第二十九PM0S晶体 管（M29)和第三十PM0S晶体管（M3CI)、第二电流源（12)、第三电流源（1 3)、第四电流源（14)、 第一开关（SWD、第二开关（SW2)、第三开关（SW3)、第一电阻（R1)、第二电阻（R2)、第三电阻 (R3)及第四电阻（R4); 所述第一电源输入端（VDD)与第二^ NM0S晶体管（M21)的栅端连接，第二^ NM0S 晶体管（M21)的源端分别与第二十二NM0S晶体管（M22)的源端及第二电流源（1 2)的输入端 连接，第二电流源（12)的输出端与第一开关（SWJ的一端连接，第一开关（SWD的另一端接 地，第二i^一 NM0S晶体管（M21)的漏端分别与第二十五N0MS晶体管（M25)的漏端、第二十八 NM0S晶体管（M28)的栅端、第二十三PM0S晶体管（M23)的漏端及第一电阻（R1)的一端连接， 第一电阻（R1)的另一端分别与第二电阻（R2)的一端、第二十三PM0S晶体管（M23)的栅端 及第二十四PM0S晶体管（M24)的栅端连接，第二十三PM0S晶体管（M23)的源端及第二十四 PM0S晶体管（M24)的源端分别与电源输入端（VDD)连接，第二电阻（R2)的另一端分别与第 二十二NM0S晶体管（M22)的漏端、第二十四PM0S晶体管（M24)的漏端、第二十六NM0S晶体管 (M26)的漏端及第二十七NM0S晶体管（M27)的栅端连接，第二十二NM0S晶体管（M 22)的栅端 与第二输入端连接，第二十五N0MS晶体管（M25)的栅端与第十八NM0S晶体管（M18)的漏端 连接，第二十六NM0S晶体管（M26)的栅端与第十九NM0S晶体管（M19)的漏端连接，第二十五 N0MS晶体管（M25)的源端及第二十六NM0S晶体管（M26)的源端分别与第三电流源（1 3)的输 入端连接，第三电流源（13)的输出端与第二开关（SW2)的一端连接，第二开关（SW 2)的另一 端接地； 第二十七NM0S晶体管（M27)的源端及第二十八NM0S晶体管（M28)的源端分别与第四电 流源（14)的输入端连接，第四电流源（14)的输出端与第三开关（SW3)的一端连接，第三开 关（SW3)另一端接地； 所述第一开关（SWi)的控制端、第二开关（sw2)的控制端及第三开关（sw3)的控制端分 别与第二时钟输入端（clk2)连接； 第二十七NMOS晶体管（M27)的漏端分别与第三电阻（R3)的一端、第二十九PMOS晶体 管（M29)的漏端及输出电路连接，第三电阻（R3)的另一端分别与第二十九PMOS晶体管（M29) 的栅端、第三十PMOS晶体管（M3Q)的栅端及第四电阻（R4)的一端连接，第四电阻（R4)的另 一端分别与第二十八NM0S晶体管（M28)的漏端、第三十PMOS晶体管（M3CI)的漏端及输出电 路连接，第二十九PMOS晶体管（M29)的源端及第三十PMOS晶体管（M3CI)的源端分别与电源 输入端（VDD)连接。
5.根据权利要求4所述的消除零脉宽的电压域到时域的过零检测电路，其特征在于， 所述输出电路包括第三与门（AND3)、第四与门（AND4)及第一或门（0&)，所述第三与门 (AND3)的输入端一与第二十八NM0S晶体管（M28)的漏端连接，第三与门（AND 3)的输入端 二与第一与门（ANDJ的输出端连接，第四与门（AND4)的输入端一与第二十九PMOS晶体管 (M29)的漏端连接，第四与门（AND4)的输入端二与第二与门（AND2)的输出端连接，所述第三 与门（AND3)的输出端与第一或门（OR)的输入端一连接，第四与门（AND4)输出端与第一或 门（0?)的输入端二连接，第一或门（0?)的输出端与输出端（TJ连接。
【文档编号】H03K19/094GK104333368SQ201410537760
【公开日】2015年2月4日 申请日期:2014年10月13日 优先权日:2014年10月13日
【发明者】宁宁, 叶欣, 李靖, 邓健, 吴霜毅, 于奇 申请人:电子科技大学