用于电子器件的ESD应力测试的信号生成装置和方法以及执行电子器件的ESD应力测试的系统与流程

本发明总体上涉及用于生成用于对电子器件进行ESD应力测试的信号的装置和方法以及用于执行电子器件的ESD应力测试的系统。

背景技术：

静电放电(ESD)是对电子器件、特别是对半导体器件的一种威胁。执行电子器件的ESD应力测试以特征化ESD应力下的器件的行为是已知的。ESD事件通常发生在1ns到1μs之间的短时间范围内。ESD应力测试必须在相同的时隙上进行以提供真实的结果。

使用传输线脉冲(TLP)系统向被测器件施加定义的应力脉冲是已知的。静电放电协会2008年ANSI/ESD STM5.5.1-2008的文档“ESD Association Standard Test Method for the Protection of Electrostatic Discharge Susceptible Items”描述了一种用于脉冲测试以评估被测部件的电压电流响应的方法。这一技术被称为传输线脉冲测试。

某些电子器件要求向器件的各个端子施加多于一个的脉冲或信号以完全特征化这一器件的行为。测试晶体管例如可以要求在向器件施加测试脉冲之前偏置晶体管的栅极。

技术实现要素：

在各种实施例中，一种用于生成用于对电子器件进行ESD应力测试的信号的装置包括用于进行以下操作的部件：接收包括源脉冲的源信号；延迟源脉冲以生成包括脉冲宽度在ESD时间范围内的测试脉冲的测试信号；以及生成包括脉冲宽度在ESD时间范围内的辅助脉冲的辅助信号。

在各种实施例中，一种用于执行电子器件的ESD应力测试的系统 包括：用于生成包括源脉冲的源信号的脉冲源；用于延迟源脉冲以生成包括脉冲宽度在ESD时间范围内的测试脉冲的测试信号的部件；以及用于生成包括脉冲宽度在ESD时间范围内的辅助脉冲的辅助信号的部件。

在各种实施例中，提供了一种用于生成用于对电子器件进行ESD应力测试的信号的方法，其中该方法包括：接收包括源脉冲的源信号；延迟源脉冲以生成包括脉冲宽度在ESD时间范围内的测试脉冲的测试信号；以及生成包括脉冲宽度在ESD时间范围内的辅助脉冲的辅助信号。

附图说明

在附图中，相似的附图标记通常遍及不同视图指代相同的部分。附图不一定是按比例的，相反重点一般在于说明本发明的原理。在以下描述中，参考附图描述各种实施例，在附图中：

图1示出了根据各种实施例的用于执行ESD应力测试的系统的示意性电路图；

图2A到图2C示出了根据各种实施例的用于对电子器件进行ESD应力测试的信号；

图3示出了根据各种实施例的用于生成用于对电子器件进行ESD应力测试的信号的装置的示意性电路图；

图4示出了根据各种实施例的信号感测电路的示意性电路图；

图5示出了根据各种实施例的另外的信号感测电路的示意性电路图；

图6示出了根据各种实施例的另外的信号感测电路的示意性电路图；

图7示出了根据各种实施例的另外的信号感测电路的示意性电路图；

图8示出了根据各种实施例的信号处理电路的示意性电路图；

图9示出了根据各种实施例的另外的信号处理电路的示意性电路 图；

图10示出了根据各种实施例的另外的信号处理电路的示意性电路图；

图11示出了根据各种实施例的另外的信号处理电路的示意性电路图；

图12A到图12D示出了根据各种实施例的在信号处理电路中使用的各种信号；

图13示出了根据各种实施例的调节电路的示意性电路图；

图14示出了根据各种实施例的另外的调节电路的示意性电路图；

图15示出了根据各种实施例的关闭电路的示意性电路图；以及

图16示出了根据各种实施例的用于执行ESD应力测试的另外的系统的示意性电路图。

具体实施方式

图1示出了根据各种实施例的系统100的示意图。系统100可以用于执行电子器件150的ESD应力测试，电子器件150本身不是系统100的部分。

器件150通常可以称为被测器件(DUT)。在图1中，器件150被示例性地图示为包括源极151、漏极152和栅极153的场效应晶体管。然而，系统100还用于执行其他种类的器件的ESD应力测试。

ESD脉冲通常包括在1ns到1μs的时间范围内的脉冲宽度，其中上升时间在100ps到10ns的时间范围内。1ns到1μs的时间范围因此可以称为ESD时间范围。

系统100包括脉冲源110。脉冲源110被配置用于生成包括一个或多个脉冲的源信号111。脉冲源110可以使得能够调节源信号111的参数，例如源脉冲的上升时间和衰落时间、源脉冲的脉冲宽度、源脉冲的数目以及源脉冲的幅度。脉冲源110可以允许由计算机控制。

源脉冲110可以被配置成生成具有源脉冲的脉冲信号111，其中源脉冲的脉冲宽度例如在1ns到1μs之间并且上升时间例如在100ps 到10ns之间。脉冲源110因此可以被配置成生成具有在ESD时间范围内的源脉冲的源信号111。系统100在脉冲宽度在1ns到10ns之间的情况下可以称为非常快的系统。脉冲源110可以被配置成生成具有最高达100V或更高的幅度的源脉冲的源信号111。

系统100还包括DC电压单元140。DC电压单元140被配置用于提供DC电压141。DC电压141例如可以包括几伏特到几十伏特或更大的电压。

系统100还包括配置有用于接收源信号111和DC电压141并且用于生成测试信号121和辅助信号131的部件的装置300。

图2A示出了图示源信号111的示意图。图2B示出了图示测试信号121的示意图。图2C示出了图示辅助信号131的示意图。图2A、图2B和图2C中的每幅图在水平轴上示出了时间200并且在竖直轴上示出了相应信号的幅度210。

源信号111包括源脉冲112。源脉冲112包括源脉冲宽度113。源脉冲宽度113例如可以在1ns到1μs之间，因此在ESD时间范围内。

测试信号121包括测试脉冲122。测试脉冲122包括等于源脉冲宽度113或者不同于源脉冲宽度113不超过10％的测试脉冲宽度123。测试脉冲宽度123例如可以在1ns到1μs之间。测试脉冲122包括不同于源脉冲112不超过10％的上升时间。测试脉冲122因此可以被认为类似于源脉冲112或者几乎与源脉冲112相同。测试脉冲122可以包括不同于源脉冲112的幅度的幅度。特别地，测试脉冲122的幅度可以小于源脉冲112的幅度。

测试信号121的测试脉冲122关于源信号111的源脉冲112被延迟第一延迟时间311。第一延迟时间311例如可以在1ns到1μs之间。

辅助信号131包括辅助脉冲132。辅助脉冲132包括独立于源脉冲112的幅度的幅度。辅助脉冲132的幅度可以高于或低于源脉冲112的幅度。

辅助脉冲132可以在测试脉冲122的上升之前上升并且可以在测试脉冲122的衰落之后衰落。在一个实施例中，辅助脉冲132以前置 时间(lead time)133早于测试脉冲122上升并且以跟随时间(follow-up time)134晚于测试脉冲122衰落。前置时间133小于或等于第一延迟时间311。

在另一实施例中，辅助脉冲132可以在测试脉冲122的上升之前上升并且可以在测试脉冲122的衰落之前衰落。

在又一实施例中，辅助脉冲133可以在测试脉冲122的上升之后上升并且可以在测试脉冲122的衰落之后衰落。

在又一实施例中，辅助脉冲133可以在测试脉冲122的上升之后上升并且可以在测试脉冲122的衰落之前衰落。

在一些实施例中，辅助脉冲132的上升与测试脉冲122的上升之间的绝对时间差小于10μs。在一些实施例中，辅助脉冲132的衰落与测试脉冲122的衰落之间的绝对时间差小于10μs。

再次参考图1，为了执行器件150的ESD应力测试，器件150的源151可以连接至定义的电势，例如连接至接地电势170。由装置300生成的辅助信号131可以施加于器件150的栅极153。由装置300生成的测试信号121可以施加于器件150的漏极152。

电容器160可以被布置成在器件150的栅极153与源极151之间平行于器件150以抑制由于器件150的漏极152与栅极153之间的电容耦合而产生的振荡。电容器150例如可以包括在100pF与10nF之间的电容。

测试信号121和辅助信号131可以替选地施加于器件150的其他端子。辅助信号131例如可以施加于器件150的本体端子。装置300也可以被配置成生成可以施加于器件150的另外的端子的另外的辅助信号。

图3示出了根据各种实施例的图示系统100的装置300的示意性电路图。

装置300包括用于将源信号111的源脉冲112延迟第一延迟时间311以生成具有测试脉冲122的测试信号121的第一延迟线310。在各种实施例中，第一延迟线310可以被配置为匹配源脉冲110的阻抗 的同轴电缆。

装置300还包括用于生成第一感测信号321的信号感测电路320，第一感测信号321包括指示源信号111的源脉冲112的上升和衰落的第一感测脉冲。在各种实施例中，信号感测电路320还可以被配置用于生成第二感测信号331，第二感测信号331包括指示测试信号121的测试脉冲122的上升和衰落的第二感测脉冲。

装置300还包括用于生成控制信号341的信号处理电路340，控制信号342包括在测试信号121的测试脉冲122的上升之前上升并且在测试信号121的测试脉冲122的衰落之后衰落的控制脉冲。

装置300还包括调节电路350，调节电路350用于生成辅助信号131以使得辅助脉冲132响应于控制信号341的控制脉冲的上升和衰落而上升和衰落。

在各种实施例中，装置300还包括用于在控制信号341的控制脉冲的衰落之后将辅助信号131拉至接地的关闭电路360。然而，可以省略关闭电路360。

图4示出了信号感测电路400的示意性电路图。在各种实施例中，图3中图示的装置300的信号感测电路320可以如图4中图示的信号感测电路400那样被开发。

信号感测电路400包括用于感测源信号111以生成第一感测信号321的第一电阻器410。第一电阻器410可以示例性地包括1kΩ或5kΩ的电阻。第一电阻器410的第一端子连接至源信号111。第一感测信号321在第一电阻器410的第二端子处被拾取。

图5示出了另外的信号感测电路500的示意性电路图。在各种实施例中，图3中图示的装置300的信号感测电路320可以如信号感测电路500那样被开发。

信号感测电路500类似于图4的信号感测电路400，但是另外包括用于感测测试信号121以生成第二感测信号331的第二电阻器510。第二电阻器510可以示例性地包括1kΩ或5kΩ的电阻。第二电阻器510的第一端子在延迟线310之后连接至测试信号121。第二感测信 号331在第二电阻器510的第二端子处被拾取。

图6示出了另外的信号感测电路600的示意性电路图。在各种实施例中，图3中图示的装置300的信号感测电路320可以如信号感测电路600那样被开发。

信号感测电路600包括用于将源信号111分为第一分数信号611和第二分数信号612的第一功分器610。第一分数信号611用于通过使用第一延迟线310延迟第一分数信号611来生成测试信号121。第二分数信号612用于生成第一感测信号321和第二感测信号331。

信号感测电路600包括用于延迟第二分数信号612以生成延迟后的第二分数信号613的第二延迟线620。第二延迟线620将第二分数信号612延迟与装置300的第一延迟线310的第一延迟时间311相当或相等的延迟时间。第二延迟线620例如可以包括同轴电缆。

信号感测电路600还包括用以防止第二分数信号612和延迟后的第二分数信号613的反射的终端(termination)630。终端例如可以包括连接至接地电势170的50Ω电阻器。

信号感测电路600包括用于感测第二分数信号612以生成第一感测信号321的第一电阻器410。信号感测电路600还包括用于感测延迟后的第二分数信号613以生成第二感测信号的第二电阻器510。第一电阻器410和第二电阻器510可以示例性地包括1kΩ或5kΩ的电阻。第一电阻器410的第一端子连接至第二分数信号612。第一感测信号321在第一电阻器410的第二端子处被拾取。第二电阻器510的第一端子连接至延迟后的第二分数信号613。第二感测信号331在第二电阻器510的第二端子处被拾取。

图7示出了另外的信号感测电路700的示意性电路图。在各种实施例中，图3中图示的装置300的信号感测电路320可以如信号感测电路700那样被开发。

信号感测电路700类似于图6的信号感测电路600，但是仅生成第一感测信号321而不生成第二感测信号331。信号感测电路700包括用于将第二信号111分为第一分数信号611和第二分数信号612的 第一功分器610。第一分数信号611用于通过使用第一延迟线310延迟第一分数信号611来生成测试信号121。第二分数信号612用作第二感测信号321。第一电阻器410、第二电阻器510、第二延迟线620和终端630被省略。

图8示出了信号处理电路800的示意性电路图。在各种实施例中，图3中图示的装置300的信号处理电路340可以如信号处理电路800那样被开发。

信号处理电路800包括用于放大第一感测信号321以生成放大后的第一感测信号821的第一放大电路820。放大后的第一感测信号821包括指示源信号111的源脉冲112的上升和衰落的放大后的第一感测脉冲。放大后的第一感测信号821包括不同于(例如大于)第一感测信号321的幅度的幅度。

在各种实施例中，第一放大电路820可以包括放大器或施密特触发器。

信号处理电路800包括用于将放大后的第一感测信号821延迟第三延迟时间以生成放大后的第二感测信号831的延迟电路830。放大后的第二感测信号831包括相对于放大后的第一感测脉冲延迟第三延迟时间的放大后的第二感测脉冲。第三延迟时间小于源信号111的源脉冲112的源脉冲宽度113。

延迟电路830可以被配置为延迟线(例如同轴电缆)。延迟电路830可以替选地被配置成允许调节延迟电路830的第三延迟时间。

信号处理电路800还包括或门840，或门840用于生成控制信号341以使得控制信号341在放大后的第一感测信号821和放大后的第二感测信号831中的至少一项呈现逻辑高电平时呈现逻辑高电平。或门840生成控制信号341以使得控制信号341的控制脉冲随着放大后的第一感测脉冲的上升而上升并且随着放大后的第二感测脉冲的衰落而衰落。控制脉冲因此包括大于源信号111的源脉冲112的源脉冲宽度113的脉冲宽度。

由于放大后的第一感测信号821和放大后的第二感测信号831包 括不同于第一感测信号321的幅度的幅度，所以控制信号341被创建为具有也不同于(例如大于)第一感测信号321的幅度的幅度。

信号处理电路800可以包括用于保护信号处理电路800免受过电压的第一过电压保护810。第一过电压保护810例如可以包括布置在第一感测信号321与接地电势170之间的齐纳二极管。在各种实施例中，第一过电压保护810可以被省略。

信号处理电路800的第一放大电路820、延迟电路830和或门840各自可以连接至外部电压源，外部电压源用于向第一放大电路820、延迟电路830和或门840供应操作电压。

图9示出了另外的信号处理电路900的示意性电路图。在各种实施例中，图3中图示的装置300的信号处理电路340可以如信号处理电路900那样被开发。

信号处理电路900类似于图8中图示的信号处理电路800，但是其不同于信号处理电路800之处在于，放大后的第二感测信号831根据第二感测信号331而非根据放大后的第一感测信号821得到。

用第一放大电路820通过放大第一感测信号321来生成放大后的第一感测信号821。信号处理电路900还包括用于放大第二感测信号331以生成放大后的第二感测信号831的第二放大电路920。在各种实施例中，第二放大电路920可以包括放大器或施密特触发器。

与图8中图示的信号处理电路800相比，信号处理电路900不包括延迟电路。

控制信号341由信号处理电路900的或门840生成以使得控制信号341在放大后的第一感测信号821和放大后的第二感测信号831中的至少一项呈现逻辑高电平时呈现逻辑高电平。

除了保护信号处理电路900免受第一感测信号321的过电压的第一过电压保护810之外，信号处理电路900还包括保护信号处理电路900免受第二感测信号331的过电压的第二过电压保护910。第二过电压保护910例如可以包括将第二感测信号331连接至接地电势170的齐纳二极管。

图10示出了另外的信号处理电路1000的示意性电路图。在各种实施例中，图3中图示的装置300的信号处理电路340可以如信号处理电路1000那样被开发。

信号处理电路1000包括用于生成组合信号1051的电子混频器1050。在一些实施例中，组合信号1051在第一感测信号321和第二感测信号331中的至少一项呈现逻辑高电平时呈现逻辑高电平。在其他实施例中，组合信号1051在第一感测信号321和第二感测信号331中的至少一项大于参考电压时大于参考电压。

信号处理电路1000包括用于通过将组合信号1051与参考电压进行比较来生成控制信号341的比较器1010。

信号处理电路1000包括由第一电阻器1030和第二电阻器1040形成的分压器。分压器根据外部电压1020产生参考电压。参考电压可以通过调节第一电阻器1030、第二电阻器1040或外部电压1020来调节。

比较器1010将由分压器产生的参考电压与由电子混频器1050产生的组合信号1051相比较。因此，信号处理电路1000生成控制信号341以使得控制信号341在第一感测信号321和第二感测信号331中的至少一项超过参考电压时呈现高电平。参考电压被调节以使得控制信号341的控制脉冲被生成为使得控制脉冲随着第一感测信号321的第一感测脉冲的上升而上升并且随着第二感测信号331的第二感测脉冲的衰落而衰落。

图11示出了另外的信号处理电路1100的示意性电路图。在各种实施例中，图3中图示的装置300的信号处理电路340可以如信号处理电路1100那样被开发。

信号处理电路1100包括用于将第一感测信号321分为第一分数感测信号1111和第二分数感测信号1112的第二功分器1110。

信号处理电路1100包括用于将第一分数感测信号1111延迟第四延迟时间1121以生成延迟后的第一分数感测信号1131的第四延迟线1120。信号处理电路1100还包括用于将第二分数感测信号1112延迟 第五延迟时间1141以生成延迟后的第二分数感测信号1151的第五延迟线1140。第四延迟线1120和第五延迟线1140例如可以包括同轴电缆。

信号处理电路1100还包括用于将延迟后的第一分数感测信号1131和延迟后的第二分数感测信号1151组合以形成控制信号341的第三功分器1160。

图12A示意性地图示第一感测信号321。图12B示意性地图示延迟后的第一分数感测信号1131。图12C示意性地图示延迟后的第二分数感测信号1151。图12D示意性地图示由信号处理电路1100生成的控制信号341。在图12A到图12D中的每幅图中，时间200被示出在水平轴上，而幅度被示出在竖直轴上。

由装置300的信号感测电路320生成的第一感测信号321的第一感测脉冲在图12A中用附图标记322标记。第一感测脉冲322指示源信号111的源脉冲112的上升和衰落。第一感测脉冲322包括类似于或等于源信号111的源脉冲112的源脉冲宽度113的感测脉冲宽度323。

图12B所示的延迟后的第一分数感测信号1131包括相对于第一感测脉冲322延迟第四延迟时间1121的延迟后的第一分数感测脉冲1132。由于延迟后的第一分数感测信号1131根据第一分数感测信号1111被生成并且第一分数感测信号1111通过划分第一感测信号321而根据第一感测信号321被生成，所以延迟后的第一分数感测脉冲1132包括小于第一感测脉冲322的幅度的幅度。

图12C所示的延迟后的第二分数感测信号1151包括相对于第一感测脉冲322延迟第五延迟时间1141的延迟后的第二分数感测脉冲1152。由于延迟后的第二分数感测信号1151根据第二分数感测信号1112被生成，第二分数感测信号1112又通过划分第一感测信号321而根据第一感测信号321被生成，所以延迟后的第二分数感测脉冲1152包括小于第一感测脉冲322的幅度的幅度。

在各种实施例中，信号处理电路1100的第二功分器1110和第三 功分器1160被配置为平衡功分器。在这些实施例中，延迟后的第一分数感测脉冲1132的幅度近似等于延迟后的第二分数感测脉冲1152的幅度。

第五延迟线1140的第五延迟时间1141大于第四延迟线1120的第四延迟时间1121。第五延时间1141与第四延时间1121之差小于或等于第一感测信号321的第一感测脉冲322的感测脉冲宽度323。第四延迟线1121也小于第一感测信号321的第一感测脉冲322的感测脉冲宽度323。

由信号处理电路1100生成的控制信号341的控制脉冲在图12D中使用附图标记342标记。控制脉冲341随着延迟后的第一分数感测信号1131的延迟后的第一分数感测脉冲1132的上升而上升并且随着延迟后的第二分数感测信号1151的延迟后的第二分数感测脉冲1152的衰落而衰落。控制脉冲342包括大于第一感测信号321的第一感测脉冲322的感测脉冲宽度323的脉冲宽度。

图13示出了调节电路1300的示意性电路图。在各种实施例中，图3中图示的装置300的调节电路350可以如调节电路1300那样被开发。

调节电路1300与控制信号341同步地切换由DC电压单元140提供的DC电压141以生成辅助信号131。这允许通过调节DC电压141来调节辅助信号131的幅度。

调节电路1300包括布置成低压差配置的场效应晶体管1310。在一些实施例中，DC电压141是正电压并且场效应晶体管1310是NMOS晶体管。在其他实施例中，DC电压141是负电压并且场效应晶体管1310是PMOS晶体管。

场效应晶体管1310包括源极1311、漏极1312和栅极1313。源极1311经由电阻器1320连接至接地电势170。漏极1312连接至DC电压141。栅极1313连接至控制信号341。

调节电路1300可以包括用于保护调节电路1300免受过电压的过电压保护1330。过电压保护1330可以包括将场效应晶体管1310的栅 极1313连接至接地电势170的齐纳二极管。

图14示出了调节电路1400的示意性电路图。在各种实施例中，图3中图示的装置的调节电路350可以如调节电路1400那样被开发。

调节电路1400不同于图13中图示的调节电路1300之处在于，调节电路1400的场效应晶体管1310被布置成电压跟随器配置。DC电压141和控制信号341与图13的调节电路1300相比被互换。场效应晶体管1310的漏极1312连接至控制信号341。场效应晶体管1310的栅极1313连接至DC电压141。

图15示出了关闭电路1500的示意性电路图。在各种实施例中，图3中图示的装置300的关闭电路360可以如关闭电路1500那样被开发。

关闭电路1500被提供用于在控制信号341的控制脉冲的衰落之后将辅助信号131拉至接地电势170。

关闭电路1500包括用于将控制信号341延迟第六延迟时间以便生成关闭信号1551的第六延迟线1550。所生成的关闭信号1551包括关于控制信号341的控制脉冲延迟第六延迟时间的关闭脉冲。第六延迟时间被选择为使得关闭电路1500在测试信号121的测试脉冲122被施加给器件150之后将辅助信号131拉至接地电势170。第六延迟时间可以被选择为大于测试信号121的测试脉冲122的测试脉冲宽度123。第六延迟线1550例如可以包括同轴电缆。

关闭电路1500包括第一逆变器1510、第二逆变器1520和第三晶体管1560。第一逆变器1510和第二逆变器1520被设置为将关闭信号1551逆变两次。关闭电路1500的第三晶体管1560被设置用于响应于关闭信号1551的关闭脉冲将辅助信号131拉至接地电势170。

第一逆变器1510包括具有源极1513、漏极1514和栅极1515的第一晶体管1512。在各种实施例中，第一晶体管1512是NMOS晶体管。第一晶体管1512的源极1513连接至接地电势170。第一晶体管1512的漏极1514经由第一电阻器1511连接至外部偏置电压1570。第一晶体管1512的栅极1515连接至关闭信号1551。

第三电阻器1530被布置在栅极1515与接地电势170之间。

第二逆变器1520包括在各种实施例中可以是PMOS晶体管的第二晶体管1522。第二晶体管包括漏极1523、源极1524和栅极1525。第二晶体管1522的漏极1523经由第二电阻器1521连接至接地电势170。第二晶体管1522的源极1524连接至外部偏置电压1570。第二晶体管1522的栅极1525连接至第一逆变器1510的第一晶体管1512的漏极1514。

第三晶体管1560可以示例性地是NMOS晶体管。第三晶体管1560包括源极1561、漏极1562和栅极1563。第三晶体管1560的源极1561连接至接地电势170、第三晶体管1560的漏极1562连接至辅助信号131。第三晶体管1560的栅极1563连接至第二逆变器1520的第二晶体管1522的漏极1523。

关闭电路1500还包括在第三晶体管1560的源极1524与栅极1563之间布置成平行于第二逆变器1520的第二晶体管1522的电容器1540。电容器1540和第二电阻器1521创建大到足以确保第三晶体管1560将辅助信号131拉至接地电势170足够长时间的时间常数。

电容器1540在关闭信号1551的关闭脉冲的上升之后被充电。在关闭信号1551的关闭脉冲的衰落之后，电容器1540被放电，这延长了第三晶体管1560将辅助信号131拉至接地电势170的时间超过关闭信号1551的关闭脉冲的衰落。

在图3中图示的装置300的各种实施例中，装置300的信号感测电路320如图4中图示的信号感测电路400那样被开发，并且装置300的信号处理电路340如图8中图示的信号处理电路800那样被开发。

在图3中图示的装置300的各种实施例中，装置300的信号感测电路320如图5中图示的信号感测电路500那样被开发，并且装置300的信号处理电路340如图9中图示的信号处理电路900那样被开发。

在图3中图示的装置300的各种实施例中，装置300的信号感测电路320如图5中图示的信号感测电路500那样被开发，并且装置300的信号处理电路340如图10中图示的信号处理电路1000那样被开发。

在图3中图示的装置300的各种实施例中，装置300的信号感测电路320如图6中图示的信号感测电路600那样被开发，并且装置300的信号处理电路340如图9中图示的信号处理电路900那样被开发。

在这些实施例中的一些实施例中，装置300包括用于将源信号111分为第一分数信号611和第二分数信号612的第一功分器610、用于将第一分数信号611延迟以生成测试信号121的第一延迟线310、用于感测第二分数信号612以生成包括指示源脉冲112的上升和衰落的第一感测脉冲的第一感测信号321的第一电阻器410、用于延迟第二分数信号612以生成延迟后的第二分数信号613的第二延迟线620、用于感测延迟后的第二分数信号613以生成包括在第一感测脉冲的上升之后上升并且在第一感测脉冲的衰落之后衰落的第二感测脉冲的第二感测信号331的第二电阻器510、用于放大第一感测信号321和第二感测信号331的第一放大电路820和第二放大电路920、用于生成控制信号341以使得控制信号341在第一感测信号321和第二感测信号331中的至少一项呈现逻辑高电平时呈现逻辑高电平、以及用于生成辅助信号131以使得辅助信号131与控制脉冲同步地上升和衰落的调节电路350。

在这些实施例中的一些实施例中，装置300的调节电路350如图13中图示的调节电路1300那样被开发。

在一些实施例中，装置300的调节电路350如图14中图示的调节电路1400那样被开发。

在图3中图示的装置300的各种实施例中，装置300的信号感测电路320如图6中图示的信号感测电路600那样被开发，并且装置300的信号处理电路340如图10中图示的信号处理电路1000那样被开发。

在图3中图示的装置300的各种实施例中，装置300的信号感测电路320如图7中图示的信号感测电路700那样被开发，并且装置300的信号处理电路340如图11中图示的信号处理电路1100那样被开发。

图16示出了根据各种实施例的系统1600的示意性电路图。系统1600被配置用于执行电子器件的ESD应力测试。

图16中图示的系统1600不同于图1中图示的系统100之处在于，系统100的装置300用装置1610来代替。

装置1610包括示波器1620和动态门控单元1630。在各种实施例中，示波器1620和动态门控单元1630可以由计算机控制。

装置1610包括用于生成包括指示源信号111的源脉冲112的上升和衰落的第一感测脉冲的第一感测信号321的部件。用于生成第一感测信号321的部件可以包括连接至源信号111的第一电阻器410，如图16中图示的。第一感测信号321被馈送至示波器1620。

系统1600还包括用于延迟源信号111的源脉冲112以生成包括测试脉冲122的测试信号121的部件。用于延迟源脉冲112的部件可以包括第一延迟线310，如图16中图示的。

系统1600还包括用于生成包括第二感测脉冲的第二感测信号331的部件，第二感测脉冲在第一感测信号321的第一感测脉冲的上升之后上升并且在第一感测信号321的第一感测脉冲的衰落之后衰落。用于生成第二感测信号331的部件可以包括连接至测试信号121的第二电阻器510，如图16中图示的。第二感测信号331被馈送至示波器1620。

示波器1620被配置成产生被馈送至动态门控单元1630的触发信号1621。在一些实施例中，触发信号1621可以是TTL逻辑中的信号。根据一些实施例，触发信号1621可以包括在测试信号121的测试脉冲122的上升之前上升并且在测试信号121的测试脉冲122的衰落之后衰落的触发脉冲。触发脉冲可以响应于第一感测信号321的第一感测脉冲的上升而上升，并且可以响应于第二感测信号331的第二感测脉冲的衰落而衰落。

动态门控单元1630切换由DC电压单元140提供的DC电压141以产生包括辅助脉冲132的辅助信号131，辅助脉冲132在测试信号121的测试脉冲122的上升之前上升并且在测试信号121的测试脉冲122的衰落之后衰落。辅助信号131的辅助脉冲132例如可以与触发信号1621的触发脉冲同步地生成。

在以上解释的示例性实施例中，第一感测信号321和第二感测信号331通过感测源信号111和测试信号121的电压被生成。在其他实施例中，第一感测信号321和第二感测信号331通过感测源信号111和测试信号121的电流被生成。

图1中图示的系统100和图16中图示的系统1600可以包括另外的组件。系统100、系统1600例如可以包括用于在ESD应力测试之后执行器件150的基本功能测试的DC点(spot)单元。DC点单元例如可以提供DC点电压，DC点电压可以被施加于器件150的漏极152。在这种情况下，系统100、系统1600可以包括用于向器件150的漏极152施加由DC点单元提供的DC点电压或者由装置300提供的测试信号121的开关。

虽然已经参考具体实施例特别地示出和描述了本发明，然而本领域技术人员应当理解，可以对其做出形式和细节方面的各种变化而不偏离由所附权利要求限定的本发明的精神和范围。本发明的范围因此由所附权利要求来指示，并且在权利要求的等同方案的含义和范围内的所有变化因此意在被涵盖。