技术特征：
技术总结
本发明提供一种能够实现小型化的电路结构体及其制造方法。设为如下电路结构体(1(1a))，包括：基板(10)，在一个面(10a)形成有配线图案(101)；以及导电构件(20)，固定于基板(10)的另一个面侧(10b)，在导电构件(20)形成有与外部的电气部件连接的部分(端子部(21a、22a))的情况下，导电构件(20)中的除去该部分(端子部(21a、22a))以外的部分与基板(10)重叠。也可以设为导电构件(20)整体与基板(10)重叠的电路结构体(1)。
技术研发人员：中村有延;陈登
受保护的技术使用者：株式会社自动网络技术研究所;住友电装株式会社;住友电气工业株式会社
技术研发日：2016.08.31
技术公布日：2018.05.11