1.一种窗口时间可配置的多路符合计数器的实现方法，所述的方法是将多通路的输入信号输入至FPGA中，并在FPGA内部完成符合计数过程，其特征在于：包括以下步骤，
A1，所述多通路的输入信号通过脉冲整形和窗口时间单元内的预整形器整形为方波信号，将方波信号分别输入至脉冲整形单元及窗口时间单元；
将输入脉冲整形单元的方波信号经由多条互相独立且内部延迟单元数量可控的第一延迟链进行延迟，并在所述第一延迟链的最后一级由第一多路译码器选择开通一个所述第一延迟链的通道输出延迟的方波信号，其余所述第一延迟链关闭，所有输入脉冲整形单元的方波信号经过逻辑处理形成整形脉冲信号；
将输入窗口时间单元的方波信号经由多条互相独立且内部延迟单元数量可控的第二延迟链进行延迟，并在所述第二延迟链的最后一级由第二多路译码器选择开通一个所述第二延迟链的通道输出延迟的方波信号，其余所述第二延迟链关闭，所有输入窗口时间单元的方波信号经过逻辑处理形成脉宽可调的窗口时间信号；其中，通过配置第二多路译码器的输入，从而调整窗口时间信号的脉宽；
A2，所述整形脉冲信号以及所述窗口时间信号经过符合计数单元输出符合计数信号；
A3，所述整形脉冲信号与所述符合计数信号进入计数单元进行计数。
2.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：A1中的所述的预整形器为T触发器，所述多通路的输入信号由T触发器进行初步整形成分频的方波信号。
3.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的逻辑处理的方法为将输入脉冲整形单元的方波信号经过逻辑与门到达逻辑异或门，同时将经过所述第一延迟链延迟的方波信号通过逻辑与门到达逻辑异或门，所述逻辑异或门输出所述整形脉冲信号。
4.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的逻辑处理的方法为将输入窗口时间单元的方波信号经过逻辑与门到达逻辑异或门，同时将经过所述第二延迟链延迟的方波信号通过逻辑与门到达逻辑异或门，所述逻辑异或门输出可调的窗口时间信号。
5.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：A1中所述第一多路译码器通过三态缓冲器实现对所述第一延迟链的输出通道进行选择开通或者关闭；所述第二多路译码器通过三态缓冲器实现对所述第一延迟链的输出通道进行选择开通或者关闭。
6.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：A2中形成所述符合计数信号的方法包括以下步骤，
B1，将所述整形脉冲信号以及所述窗口时间信号分别通过由逻辑与门构成的第三延迟链进行延迟；
B2，通过逻辑与门，所述窗口时间信号筛除不符合的脉冲信号，并输出符合的脉冲信号；
B3，将所述符合的脉冲信号通过行为级数字单稳态电路，产生稳定脉宽的可调信号；
B4，将所述可调信号通过由数据选择器选择的符合计数的通路；
B5，将所述数据选择器输出的信号通过逻辑与门生成所述符合计数信号。
7.根据权利要求6所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述第三延迟链通过调整逻辑与门的数量以保证所有所述整形脉冲信号所通过的延迟路径相等。
8.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的计数单元包括计数器和锁存器；
所述的计数器用于对所述整形脉冲信号以及所述符合计数信号进行计数；
所述锁存器用于对所述计数器的计数进行锁存。
9.根据权利要求7所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的计数器采用等精度测频法对所述整形脉冲信号以及所述符合计数信号进行计数。
10.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的多通路的输入信号经由FPGA的全局时钟网络到达所述脉冲整形和窗口时间单元。