技术特征：
技术总结
本发明涉及来自多个数模转换器的输出的同步。公开的系统包括为包括多个DAC单元的DAC生成时钟信号的时钟倍增锁相环(PLL)，所述系统被配置为控制DAC输出的相位与PLL输入参考时钟的相位具有预定义的关系。示例性系统包括被实现为DAC的DAC单元之一的副本的辅助DAC单元，并且DAC和辅助DAC单元的操作用由PLL产生的相同时钟信号定时，使得辅助单元的输出和DAC通过设计而相位同步。该系统被配置为确保辅助DAC单元输出的相位与PLL参考时钟的相位相关，这导致DAC输出的相位也与PLL参考时钟的相位相关。
技术研发人员：M·L·库西
受保护的技术使用者：美国亚德诺半导体公司
技术研发日：2017.03.09
技术公布日：2017.09.19