一种延时电路的制作方法

本发明涉及半导体集成电路，特别是涉及一种延时电路。

背景技术：

延时电路在集成电路中应用广泛，传统的延时电路是直接利用反相器的延时累加产生所需延时(如图1所示)，然而图1所示的延时电路对工艺偏差很敏感。另一传统延时电路是利用基准电流源对电容充放电产生所需延时(如图2所示)，然而图2所示的延时电路由于电流源的非理想特性会使电路在充电放电过程中产生相应的误差。

技术实现要素：

发明目的：为了克服现有技术中存在的不足，本发明提供一种能够解决传统延时电路中电流源非理想特性带来的误差、具有较高延时精度的延时电路。

技术方案：为实现上述目的，本发明的延时电路包括依次串联在一起的第一电容充放开关电路、第一缓冲器、第二电容充放开关电路与第二缓冲器；

所述第一电容充放开关电路包括第一pmos管、第一nmos管、第三pmos管、第三nmos管、第一电流源电路、第二电流源电路以及第一电容；

所述第一pmos管、第一nmos管、第三pmos管以及第三nmos管四者的栅极短接并连接输入信号端；所述第一pmos管的漏极与第一nmos管的源极短接并同时和所述第一缓冲器的输入端a以及第一电容的一端连接，第一电容的另一端接地；所述第一pmos管的源极、第三pmos管的源极、以及第三nmos管的源极三者均通过第一电流源电路接电源电压，所述第一nmos管的漏极、第三pmos管的漏极、以及第三nmos管的漏极三者均通过第二电流源电路接地；

所述第二电容充放开关电路包括第二pmos管、第二nmos管、第四pmos管、第四nmos管、第三电流源电路、第四电流源电路以及第二电容；

所述第二pmos管、第二nmos管、第四pmos管以及第四nmos管四者的栅极短接于所述第一缓冲器的输出端b；所述第二pmos管的漏极与第二nmos管的源极短接并同时和所述第二缓冲器的输入端c以及第二电容的一端连接，第二电容的另一端接地；所述第二pmos管的源极、第四pmos管的源极以及第四nmos管的源极三者均通过第三电流源电路接电源电压，所述第二nmos管的漏极、第四pmos管的漏极以及第四nmos管的漏极三者均通过第四电流源电路接地；

所述第二缓冲器的输出端作为整个延时电路的输出端。

进一步地，所述第一电容充放开关电路与第二电容充放开关电路的充放电延时大于等于所述第一缓冲器与第二缓冲器的上升、下降延时的10倍。

进一步地，所述第一电容充放开关电路与第二电容充放开关电路的充放电延时大于等于所述第一缓冲器与第二缓冲器的上升、下降延时的100倍。

有益效果：本发明的延时电路消除了传统延时电路中由于电流源电路非理想特性而产生的误差，从而提高了延迟电路的延迟精度。

附图说明

附图1为第一种传统延时电路；

附图2为第二种传统延时电路；

附图3为本发明的延伸电路实施方式示意图。

具体实施方式

下面结合附图对本发明作更进一步的说明。

如附图3所示的一种延时电路，包括依次串联在一起的第一电容充放开关电路、第一缓冲器g1、第二电容充放开关电路与第二缓冲器g2；

所述第一电容充放开关电路包括第一pmos管mp1、第一nmos管mn1、第三pmos管mp3、第三nmos管mn3、第一电流源电路i1、第二电流源电路i2以及第一电容c1；

所述第一pmos管mp1、第一nmos管mn1、第三pmos管mp3以及第三nmos管mn3四者的栅极短接并连接输入信号端in；所述第一pmos管mp1的漏极与第一nmos管mn1的源极短接并同时和所述第一缓冲器g1的输入端a以及第一电容c1的一端连接，第一电容c1的另一端接地；所述第一pmos管mp1的源极、第三pmos管mp3的源极、以及第三nmos管mn3的源极三者均通过第一电流源电路i1接电源电压vdd，所述第一nmos管mn1的漏极、第三pmos管mp3的漏极、以及第三nmos管mn3的漏极三者均通过第二电流源电路i2接地；

所述第二电容充放开关电路包括第二pmos管mp2、第二nmos管mn2、第四pmos管mp4、第四nmos管mn4、第三电流源电路i3、第四电流源电路i4以及第二电容c2；

所述第二pmos管mp2、第二nmos管mn2、第四pmos管mp4以及第四nmos管mn4四者的栅极短接于所述第一缓冲器g1的输出端b；所述第二pmos管mp2的漏极与第二nmos管mn2的源极短接并同时和所述第二缓冲器g2的输入端c以及第二电容c2的一端连接，第二电容c2的另一端接地；所述第二pmos管mp2的源极、第四pmos管mp4的源极以及第四nmos管mn4的源极三者均通过第三电流源电路i3接电源电压vdd，所述第二nmos管mn2的漏极、第四pmos管mp4的漏极以及第四nmos管mn4的漏极三者均通过第四电流源电路i4接地；

所述第二缓冲器g2的输出端作为整个延时电路的输出端out。

其工作原理如下：

当输入信号端in由高电平变为低电平时,第一pmos管mp1与第三pmos管mp3由截止状态转向导通状态，第一nmos管mn1与第三nmos管mn3由导通状态转向截止状态，第一电流源i1在第一pmos管mp1导通时对电容c1充电，第一缓冲器g1的输入端a的电平达到其上升翻转电压后第一缓冲器g1输出高电平。

当输入信号端in由低电平变为高电平时,第一pmos管mp1与第三pmos管mp3由导通状态转向截止状态，第一nmos管mn1与第三nmos管mn3由截止状态转向导通状态，第一电容c1在第一nmos管mn1导通时通过第二电流源电路i2对地放电，当第一缓冲器g1的输入端a电平达到其下降翻转电压后第一缓冲器g1输出低电平。

根据延时电路精度的具体要求，所述第一电容充放开关电路与第二电容充放开关电路的充放电延时可以是大于等于所述第一缓冲器g1与第二缓冲器g2的上升、下降延时的10倍或大于等于所述第一缓冲器g1与第二缓冲器g2的上升、下降延时的100倍。

图2所示传统电路虽然也可以准确控制延迟时间，但是由于电流源电路i1-i4的非理想特性，会使得电路在充电以及放电的过程中产生相应的误差。我们从输入信号端in由低电平变成高电平的过程来分析图2所示电路的非理想特性。

当输入信号端in为低电平时，第一pmos管mp1以及第一nmos管mn1导通，第二pmos管mp2以及第二nmos管mn1截止，此时第一电流源i1对第一电容c1充电，第二电容c2通过电流源i4对地放电。然而此时的第二电流源i2与第三电流源i3被强行截止。由于在现实电路中电流源电路i1、i2、i3以及i4也是由cmos管或双极型晶体管组成的，所以电流源电路i1、i2、i3以及i4在正常工作时其内部晶体管工作在饱和区状态，电流源截止时内部晶体管工作在线性区。因此截止的电流源电路i2与i3内部晶体管会工作在线性区。当输入信号端in由低电平变为高电平时，第一pmos管mp1以及第二nmos管mn2截止，而第二pmos管mp2导通以及第一nmos管mn1导通。此时第二电流源i2与第三电流源i3的状态由于截止变成导通，第二电流源i2与第三电流源i3的内部晶体管状态就会由线性区进入正常工作的饱和区，然而这个过程当中却需要相当的时间。在电流源内部晶体管状态发生转变期间第二电流源i2以及第三电流源i3并无电流源的功能，这样在电路中也就无法形成恒定的充放电功能，这样会增加延迟误差。

为了解决图2中电流源的非理想特性，我们提出了图3所示的改进型延迟电路即本发明的延时电路。在图2所示电路的基础上增加了四个mos管，它们分别是第三pmos管mp3、第三nmos管mn3、第四pmos管mp4以及第四nmos管mn4。在图3中当输入信号端in为低电平时，第一pmos管mp1、第二nmos管mn2、第三pmos管mp3以及第四nmos管mn4导通，第一nmos管mn1、第二pmos管mp2、第三nmos管mn3以及第四pmos管mp4截止，第一电流源电路i1对c1充电第二电流源电路i2接电源仍在工作不会出现截止现象，第二电容c2通过第四电路源电路i4对地放电第三电流源电路i3接地仍在工作也不会出现截止现象。

同理，当输入信号端in为高电平时电路中电容与恒流源状态与上述相反。第一nmos管mn1、第二pmos管mp2、第三nmos管mn3以及第四pmos管mp4导通，第一pmos管mp1、第二nmos管mn2、第三pmos管mp3以及第四nmos管mn4截止，第三电流源电路i3对第二电容c2充电，第四电流源电路i4接电源仍在工作不会出现截止现象，第一电容c1通过第二电流源电路i2对地放电，第一电流源电路i1接地仍在工作也不会出现截止现象。也就是说不管输入信号端in的输入电平为高电平或者低电平，图3中电流源电路i1-i4始终有通路而没有截止状态，这也意味着电流源内部的晶体管始终工作在饱和区，这将大大降低电路的延迟误差。而图2中电流源电路i1-i4交替工作在线性区与饱和区，电流源电路在这两个区域切换比较耗时，不利于电路的延迟精度控制。

上述第二缓冲器g2可由反相器替代。

本发明的延时电路，消除了传统延时电路中由于电流源非理想特性而产生的误差，从而提高了延迟电路的延迟精度。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。