一种低抖动分频时钟电路的制作方法

本发明涉及电子领域，尤其涉及一种低抖动分频时钟电路。

背景技术：

随着5g通信、物联网和大数据技术的发展，系统处理信号带宽越来越宽，无线信号接收的带宽也越来越宽，要求a/d转换器瞬时带宽不断增加，进而要求a/d转换器采样速率越来越高。受器件特征速度、寄生效应、时钟有限上升时间和有限下降时间等因素的影响，单通道a/d转换器的采样速率总是有限。

目前，为了进一步提升a/d转换器的采样速率，主流技术之一是采用时间交织技术，采用多个通道交替有序地对模拟输入信号进行采样、量化和编码，然后在数字域进行合成，进而提升a/d转换器的采样速率。时间交织结构a/d转换器设计中的技术瓶颈之一就是低抖动时钟。以两通道时间交织a/d转换器为例，假设系统时钟频率为fs，a/d转换器由a和b两个通道构成，a通道和b通道采样时钟频率为0.5×fs，a通道和b通道采样时钟相位之差为π，需要一种分频电路将主时钟频率fs变化为0.5×fs。数字集成电路设计常采用的÷2分频时钟电路如附图1所示，图1中触发器如图2所示，这种触发器的优势在于结构简单，易于实现，但其缺点也较为明显，缺点在于：首先，主时钟fs到÷2分频输出至少要经过6个或者更多逻辑门，传输路径上每个逻辑门的噪声对输出÷2分频时钟的噪声都有贡献，抖动较大；其次，传输路径上每个逻辑门的输出都容易受到电源噪声的影响，对输出÷2分频时钟噪声都有贡献，进而造成抖动增加，这种分频电路输出时钟对电源噪声较为敏感；第三，这种触发器输出驱动非常有限，随负载增加，必须在触发器输出ckout和负载之间插入更多的缓冲器，进一步导致负载上时钟信号的抖动更大。由于a/d转换器输出信噪比随模拟输入频率的增加和分辨率增加，因此a/d转换器对时钟抖动的要求越来越高，而传统基于d触发器分频时钟电路产生的时钟抖动较大，已经不能满足高速高精度a/d转换器设计需求。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明提供一种低抖动分频时钟电路，以解决上述技术问题。

本发明提供的低抖动分频时钟电路，包括：

钟控信号产生电路，用于生成相位不同的时钟信号；

低电平窄脉宽钟控信号产生电路，用于生成低电平窄脉宽钟控信号；

高电平窄脉宽钟控信号产生电路，用于生成高电平窄脉宽钟控信号；

分频时钟合成电路，用于根据所述低电平窄脉宽钟控信号和高电平窄脉宽钟控信号，生成分频时钟信号；

所述钟控信号产生电路的输入端与时钟输入信号输入端连接，所述钟控信号产生电路的输出端分别与低电平窄脉宽钟控信号产生电路的输入端和高电平窄脉宽钟控信号产生电路的输入端连接，低电平窄脉宽钟控信号产生电路的输出端和高电平窄脉宽钟控信号产生电路的输出端分别与分频时钟合成电路的输入端连接。

进一步，所述钟控信号产生电路产生的相位不同的时钟信号分别为第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，所述时钟输入信号输入端、第一时钟信号和第三时钟信号分别与低电平窄脉宽钟控信号产生电路的输入端连接，所述时钟输入信号输入端、第二时钟信号和第四时钟信号分别与高电平窄脉宽钟控信号产生电路的输入端连接。

进一步，所述钟控信号产生电路包括：第一反相器、第一d触发器、第二d触发器、第二缓冲器、第三缓冲器、第四缓冲器和第五缓冲器；

所述第一d触发器的时钟信号输入端与时钟输入信号输入端连接，所述第一d触发器的输入端d与其qn输出端连接，第一d触发器的qn输出端与第二缓冲器的输入端连接，第二缓冲器的输出端输出所述第一时钟信号；

所述第一d触发器的q输入端与第三缓冲器的输入端连接，第三缓冲器的输出端输出所述第二时钟信号；

所述第一反相器的输入端与时钟输入信号输入端连接，第一反相器的输出端与第二d触发器的时钟信号输入端连接，所述第三缓冲器的输出端与第二d触发器的d输入端连接，所述第二d触发器的q输出端与第四缓冲器的输入端连接，第四缓冲器的输出端输出所述第三时钟信号；

所述第二d触发器的qn输出端与第五缓冲器的输入端连接，第五缓冲器的输出端输出所述第四时钟信号。

进一步，所述低电平窄脉宽钟控信号产生电路包括第一两输入或非门和第一两输入与非门；所述第一两输入或非门的第一输入端与第一时钟信号连接，其第二输入端与第三时钟信号连接，其输出端与第一两输入与非门的第一输入端连接，第一两输入与非门的的第二输入端与时钟输入信号输入端连接，第一两输入与非门的输出端输出所述低电平窄脉宽钟控信号。

进一步，所述高电平窄脉宽钟控信号产生电路包括第二两输入或非门g7、第二两输入与非门g9和第二反相器，所述第二两输入或非门的第一输入端与第二时钟信号连接，其第二输入端与第四时钟信号连接，其输出端与所述第二两输入与非门的第一输入端连接，第二两输入与非门的第二输入端与时钟输入信号输入端连接，第二两输入与非门的输出端与第二反相器的输入端连接，第二反相器的输出端输出所述高电平窄脉宽钟控信号。

进一步，所述分频时钟合成电路包括nmos管nm1、pmos管pm1和用于减少输出端时钟上升沿和下降沿时间的正反馈环路；

所述nmos管的栅极与高电平窄脉宽钟控信号连接，其源极和衬底接地，其漏极与分频时钟信号输出端连接；所述pmos管的源极和衬底与电源连接，其漏极与分频时钟信号输出端连接。

进一步，所述正反馈环路包括第三反相器g11、第四反相器g12、第五反相器g13、第六反相器g14；

所述第三反相器、第四反相器、第五反相器和第六反相器依次连接，所述第三反相器的输入端与分频时钟信号输出端连接，所述第五反相器的输出端与分频时钟信号输出端连接。

进一步，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的频率为时钟输入信号频率的二分之一。

进一步，分频时钟信号输出端输出的信号的上升沿和下降沿的跳变，均发生在时钟输入信号的上升沿。

本发明的有益效果：本发明中的低抖动分频时钟电路，时钟输入端到输出端最多经过三个逻辑门的延迟，相较于传统的基于d触发器的÷2分频时钟电路经过6个或更多逻辑门的延迟，本发明经过的逻辑门更少，延迟更小，抖动更低，具有周期稳定和低抖动特性，减少上升沿和下降沿时间，有利于低抖动特性，保证触发器输出相位差固定，并且具有较强驱动能力。

附图说明

图1是本发明实施例中传统基于d触发器的÷2分频时钟电路图。

图2是本发明实施例中的d触发器电路图。

图3是本发明实施中的低抖动÷2分频时钟电路图。

图4是本发明实施例中电路中反相器的电路图。

图5是本发明实施例中电路中缓冲器的电路图。

图6是本发明实施例中电路中两输入与非门的电路图。

图7是本发明实施例中电路中两输入或非门的电路图。

图8是本发明实施例中的低抖动÷2分频时钟电路工作时序示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，传统基于d触发器的÷2分频时钟电路，其中d触发器的结构如图2所示，当时钟ck由低电平变为高电平时，经过反相器g28和g29缓冲后，时钟ckp由低电平变为高电平；当时钟ckp由低电平变为高电平时，pmos管p21和nmos管n21工作状态开始由导通变化为截止，pmos管p22和nmos管n22工作状态开始由截止变化为导通，pmos管p23和nmos管n23工作状态开始由截止变化为导通，pmos管p24和nmos管n24工作状态开始由导通变化为截止，节点nb存储的逻辑信号经过pmos管p23、nmos管n23、反相器g23、反相器g26和反相器g27后才能传输到输出q(对应图1中的ckout)；根据以上分析，时钟ck上升沿信息至少要经过反相器g28、反相器g29和pmos管p23构成的传输门、nmos管n23、反相器g23、反相器g26和反相器g27等至少6个逻辑门才能得到÷2分频时钟信号ckout，反相器的结构如图4所示。同理，在时钟ck为高电平及时钟ck由高电平变为低电平过程中，各个pmos管和nmos管工作状态与ck为低电平及时钟ck由低电平变为高电平过程中的工作状态相反，在此不再赘述。这种基于d触发器的÷2分频时钟电路的缺点在于：首先，要经过至少6个或者更多逻辑门的传输才能得到÷2分频时钟信号，传输路径上逻辑门噪声对输出÷2分频时钟信号噪声都有贡献，进而造成抖动较大；其次，传输路径上每个逻辑门输出都容易受到电源噪声的影响，进而对输出÷2分频时钟信号噪声都有贡献，进而造成抖动较大，这种分频时钟对电源噪声比较敏感；第三，这种触发器的尺寸较小且输出驱动非常有限，随负载增加，必须在触发器输出ckout和负载之间插入更多的缓冲器，导致最终到负载上时钟抖动更大。

如图3所示，本实施例中的低抖动分频时钟电路，包括：

钟控信号产生电路，用于生成相位不同的时钟信号；

低电平窄脉宽钟控信号产生电路，用于生成低电平窄脉宽钟控信号；

高电平窄脉宽钟控信号产生电路，用于生成高电平窄脉宽钟控信号；

分频时钟合成电路，用于根据所述低电平窄脉宽钟控信号和高电平窄脉宽钟控信号，生成分频时钟信号；

钟控信号产生电路的输入端与时钟输入信号输入端连接，所述钟控信号产生电路的输出端分别与低电平窄脉宽钟控信号产生电路的输入端和高电平窄脉宽钟控信号产生电路的输入端连接，低电平窄脉宽钟控信号产生电路的输出端和高电平窄脉宽钟控信号产生电路的输出端分别与分频时钟合成电路的输入端连接。

在本实施例中，钟控信号产生电路产生的相位不同的cmos时钟信号分别为第一时钟信号ck1、第二时钟信号ck2、第三时钟信号ck3和第四时钟信号ck4，时钟输入信号输入端ckin、第一时钟信号ck1和第三时钟信号ck3分别与低电平窄脉宽钟控信号产生电路的输入端连接，所述时钟输入信号输入端ckin、第二时钟信号2和第四时钟信号ck4分别与高电平窄脉宽钟控信号产生电路的输入端连接。

本实施例中的钟控信号产生电路包括：第一反相器g1、第一d触发器dff1、第二d触发器dff2、第二缓冲器g2、第三缓冲器g3、第四缓冲器g4和第五缓冲器g5，本实施例中的第一d触发器dff1和第二d触发器dff2为上升沿d触发器，第一d触发器dff1时钟信号输入端ck与输入端ckin连接，第一d触发器dff1输入端d与其输出端qn连接，第一d触发器dff1输出端qn与第二缓冲器g2输入端连接，第二缓冲器g2输出与第一时钟信号ck1端连接，第一d触发器dff1输出端q与第三缓冲器g3输入端连接，第三缓冲器g3输出端与第二时钟信号ck2连接，第一反相器g1输入端与输入端ckin连接，第一反相器g1输出端与第二d触发器dff2时钟信号输入端ck连接，第二d触发器dff2输入端d与第二时钟信号ck2连接，第二d触发器dff2输出端qn与第五缓冲器g5输入端连接，第五缓冲器g5输出与第四时钟信号ck4连接，第二d触发器dff2输出端q与第四缓冲器g4输入端连接，第四缓冲器g4输出端与第三时钟信号ck3连接。

本实施例中的低电平窄脉宽钟控信号产生电路，包括第一两输入或非门g6和第一两输入与非门g8；第一两输入或非门g6的一个输入端与四相位钟控信号产生电路输出的第一时钟信号ck1连接，第一两输入或非门g6的另一个输入端与四相位钟控信号产生电路输出端第三时钟信号ck3连接，第一两输入或非门g6输出端输出的第五时钟信号ck5与第一两输入与非门g8一个输入端连接，第一两输入与非门g8的另一个输入端与输入时钟信号端ckin连接，两输入与非门g8输出端输出第七时钟信号ck7即为低电平窄脉宽钟控信号。

本实施例中的高电平窄脉宽钟控信号产生电路包括第二两输入或非门g7、第二两输入与非门g9和第二反相器g10，第二两输入或非门g7的一个输入端与四相位钟控信号产生电路输出的第二时钟信号ck2连接，第二两输入或非门g7的另一个输入端与四相位钟控信号产生电路输出端的第四时钟信号ck4连接，第二两输入或非门g7输出的第六时钟信号ck6与第二两输入与非门g9的一个输入端连接，第二两输入与非门g9的另一个输入端与输入时钟信号端ckin连接，第二两输入与非门g9输出端与第二反相器g10输入端连接，第二反相器g10输出端输出的第八时钟信号ck8即为高电平窄脉宽钟控信号。

本实施例中的分频时钟合成电路包括nmos管nm1、pmos管pm1和用于减少输出端时钟上升沿和下降沿时间的正反馈环路，正反馈环路包括第三反相器g11、第四反相器g12、第五反相器g13、第六反相器g14；

nmos管nm1的栅极与ck8连接、nmos管的nm1源极和衬底接地gnd、nmos管nm1的漏极与输出端ckout连接、pmos管pm1的栅极与ck7连接、pmos管pm1的源极和衬底接电源vdd、pmos管pm1的漏极与输出端ckout连接、第三反相器g11输出端与第四反相器g12输入端连接、第四反相器g12输出端与第五反相器g13输入端连接，第五反相器g13输出端与第六反相器g14输入端连接、第六反相器g14输出端与输出端ckout连接、第三反相器g11输入端与输出端ckout连接。

如图8所示，本实施例中的低抖动分频时钟电路的工作原理如下：

在时钟ckin为低电平时，假设第一d触发器dff1输出q初始状态为低电平，则第二缓冲器g2输出第一时钟信号ck1为高电平和第三缓冲器g3输出第二时钟信号ck2为低电平，则第四缓冲器g4输出第三时钟信号ck3为低电平和第五缓冲器g5输出第四时钟信号ck4为高电平。当第n个上升沿到来时，时钟ckin由低电平变为高电平，经过第一d触发器dff1延迟(延迟时间为t1)和第二缓冲器g2延迟(延迟时间为t2)后，第二缓冲器g2输出第一时钟信号ck1由高电平变为低电平，第三缓冲器g3输出第二时钟信号ck2由低电平变为高电平。当第n个下降沿到来时，时钟ckin由高电平变为低电平，经过第二d触发器dff2延迟(延迟时间为t3)和第四缓冲器g4延迟(延迟时间为t4)后，第四缓冲器g4输出ck3由低电平变为高电平，第五缓冲器g5输出第四时钟信号ck4由高电平变为低电平；第一时钟信号ck1和第三时钟信号ck3输入到第一两输入或非门g6。在时钟的第n个高电平期间，第二或非门g7对输入的第二时钟信号ck2和第四时钟信号ck4进行或非逻辑处理，输出第六时钟信号ck6为低电平，第二与非门g9和第二反相器g10组成的与门对第六时钟信号ck6和输入时钟ckin进行与逻辑处理，输出第八时钟信号ck8为低电平，nmos管nm1关断；与此同时，第一与非门g6对输入第一时钟信号ck1和第三时钟信号ck3进行或非逻辑处理，输出高电平脉宽信号，紧接着输入时钟ckin和第五时钟信号ck5输入到第二两输入与非门g8，第二两输入与非门g8对输入ckin和第五时钟信号ck5进行与非逻辑处理，输出低电平脉宽信号ck7，在低电平脉宽信号ck7作用下，pmos管pm1导通，由于此时nmos管nm1截止，输出时钟信号ckout变为高电平，反相器g11、g12、g13和g14构成正反馈环路，增加时钟信号ckout由低变为高电平的斜率和减少上升时间。

当第n+1个上升沿到来时，时钟ckin由低电平变为高电平，经过第一d触发器dff1延迟(延迟时间为t1)和第二缓冲器g2延迟(延迟时间为t2)后，第二缓冲器g2输出第一时钟信号ck1由低电平变为高电平，第三缓冲器g3输出第二时钟信号ck2由高电平变为低电平，当第n+1个下降沿到来时，时钟ckin由高电平变为低电平，经过第二d触发器dff2延迟(延迟时间为t3)和第四缓冲器g4延迟(延迟时间为t4)后，第四缓冲器g4输出第三时钟信号ck3由高电平变为低电平，第五缓冲器g5输出第四时钟信号ck4由低电平变为高电平。在时钟的第n个高电平期间，第一或非门g6对输入第一时钟信号ck1和第三时钟信号ck3进行或非逻辑处理，输出低电平信号，紧接着输入时钟ckin和第五时钟信号ck5输入到第一两输入与非门g8，第一与非门g8对输入ckin和第五时钟信号ck5进行与非逻辑处理，输出高电平信号，pmos管pm1截止；与此同时，第二或非门g7对输入第二时钟信号ck2和第四时钟信号ck4进行或非逻辑处理，输出高电平脉宽信号ck6，第二与非门g9和反相器g10组成的与门对第六时钟信号ck6和输入时钟ckin进行与逻辑处理，输出ck8为高电平脉宽信号，nmos管nm1导通，此时pmos管pm1截止，输出时钟信号ckout变为低电平，反相器g11、g12、g13和g14构成正反馈环路，增加时钟信号ckout由高变为低电平的斜率和减少下降时间。

根据上述分析，在输入时钟ckin第n个时钟上升沿到来时，输出ckout变为高电平，当输入时钟ckin第n+1个时钟上升沿到来时，输出ckout变为低电平，周而复始，电路输出ckout的时钟频率为输入时钟ckin频率的二分之一。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。