半导体器件、半导体系统和半导体器件制造方法与流程

2017年9月1日提交的日本专利申请no.2017-168124的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。

本发明涉及半导体器件、半导体系统和半导体器件制造方法，更具体地涉及适合于精确监视用于监视目标电路的最小操作电压的半导体器件、半导体系统和半导体器件制造方法。

背景技术：

近来，半导体系统包括监视电路，用于监视电源电压是否低于内部电路的最小操作电压，以确保由电源电压驱动的内部电路的操作。

例如，专利文献1公开了一种配置，其通过将变化较大但消耗低的最小操作电压的电源电压检测电路与提供高精度但消耗高的最小操作电压的电源电压检测电路组合，即使在低电压下也可以高精度地检测电源电压而没有故障。

此外，专利文献2公开了一种通过使用环形振荡器测量传播延迟时间来监视电源电压的配置。

专利文献1：日本未审查专利申请公开no.hei6(1994)-296125

专利文献2：日本未审查专利申请公开no.hei8(1996)-274607

技术实现要素：

已知电源电压检测电路由于诸如老化劣化的影响而逐渐降低检测电源电压的精度。根据专利文献1的配置简单地使用两种类型的电源电压检测电路，并且因此由于老化劣化的影响而降低了检测电源电压的精度。通过参考本说明书的以下描述和附图，可以容易地确定这些以及其他目的和新颖特征。

根据一个实施例，一种半导体器件包括：电压监视器，由与提供给监视目标电路的第一电源电压不同的第二电源电压驱动，并监视所述第一电源电压；和延迟监视器，由所述第一电源电压驱动并监视所述监视目标电路中关键路径的信号传播时间。所述延迟监视器被配置成使得配置所述延迟监视器的多个晶体管的导通电阻中的最大导通电阻小于配置所述监视目标电路的多个晶体管的导通电阻中的最大导通电阻。

根据另一实施例，一种半导体器件制造方法包括以下步骤：形成电压监视器，所述电压监视器由与提供给监视目标电路的第一电源电压不同的第二电源电压驱动，并监视所述第一电源电压；和，形成延迟监视器，所述延迟监视器由所述第一电源电压驱动，并监视所述监视目标电路中关键路径的信号传播时间。形成所述延迟监视器的步骤允许：配置所述延迟监视器的多个晶体管的导通电阻中的最大导通电阻小于配置所述监视目标电路的多个晶体管的导通电阻中的最大导通电阻。

上述实施例可以提供能够精确地监视用于监视目标电路的最小操作电压的半导体器件、半导体系统和半导体器件制造方法。

附图说明

图1是示出根据第一实施例的半导体系统的概要的图；

图2是示出根据第一实施例的半导体系统的配置示例的框图；

图3是示出为图2所示的半导体系统提供的电压监视器的配置示例的框图；

图4是示出为图2所示的半导体系统提供的延迟监视器的配置示例的框图；

图5是内部电路和延迟监视器的示意性平面图；

图6是示出配置内部电路的晶体管和配置延迟监视器的晶体管的第一配置示例的示意平面图；

图7是示出配置内部电路的晶体管和配置延迟监视器的晶体管的第二配置示例的示意平面图；

图8是示出配置内部电路的晶体管和配置延迟监视器的晶体管的第三配置示例的示意平面图；

图9是示出配置内部电路的晶体管和配置延迟监视器的晶体管的第四配置示例的示意平面图；

图10是示出与内部电路的每个路径对应的定时容限和与延迟监视器的每个路径对应的定时容限的图；

图11是示出内部电路、延迟监视器和设置在它们之间的保护环的第一布设示例的示意平面图；

图12是沿图11中所示的保护环的线a-a'截取的示意性截面图；

图13是示出内部电路、延迟监视器和设置在它们之间的保护环的第二布设示例的示意平面图；

图14是沿图13中所示的保护环的线b-b'截取的示意性截面图；

图15是示出内部电路、延迟监视器和它们之间的信号布线的第一布线示例的示意性平面图；

图16是示出内部电路、延迟监视器和它们之间的信号布线的第二布线示例的示意性平面图；

图17是示出为图4所示的延迟监视器提供的振荡器的配置示例的框图；

图18是示出为图17所示的振荡器设置的每个环形振荡器的高温最差条件下的温度与操作速度的关系的图；

图19是示出在图17所示的振荡器设置的每个环形振荡器的低温最差条件下的温度与操作速度的关系的图；

图20是示出为图17所示的振荡器设置的环形振荡器的具体配置示例的图；

图21是示出为图17所示的振荡器设置的环形振荡器的具体配置示例的图；

图22是示出为图17所示的振荡器设置的环形振荡器的具体配置示例的图；

图23是示出为图17所示的振荡器设置的环形振荡器的具体配置示例的图；

图24是示出图2中所示的半导体系统的启动操作的流程图；

图25是示出为图2所示的半导体系统提供的延迟监视器的自诊断方法的流程图；

图26是示出由为图2所示的半导体系统提供的每个监视电路执行的监视操作的流程的流程图；

图27是说明图2中所示的半导体系统的操作的定时图；

图28是示出延迟监视器的检测精度与监视目标电路的关键路径之间的关系的图；

图29是示出延迟监视器的检测精度与监视目标电路的关键路径之间的关系的图；

图30是示出图4中所示的延迟监视器的修改示例的框图；以及

图31是示出在该实施例之前构思的半导体系统的概要的图。

具体实施方式

为了使说明清楚，根据需要省略以及简化说明书和附图。在附图中示出的作为执行各种处理的功能块的每个元件可以被配置为包括cpu、存储器和其他电路的硬件，并且可以实现为包括加载到存储器中的程序的软件。因此，本领域技术人员应当理解，功能块可以仅体现为硬件，仅作为软件，或者作为它们的组合并且不限于其任何组合。在附图中，相互对应的元件由相同的附图标记表示，并且根据需要省略重复的说明。

上述程序通过使用各种类型的非暂时性计算机可读介质来存储，并且可以提供给计算机。非暂时性计算机可读介质包括各种类型的有形存储介质。非暂时性计算机可读介质的示例包括磁记录介质(诸如软盘、磁带和硬盘)、光磁记录介质(诸如光磁盘)、cd-rom(只读存储器)、cd-r、cd-r/w和半导体存储器(例如掩模rom、prom(可编程rom)、eprom(可擦除prom)、闪存rom和ram(随机存取存储器))。可以通过各种类型的暂时性计算机可读介质将程序提供给计算机。暂时性计算机可读介质的示例包括电信号、光信号和电磁波。暂时性计算机可读介质可以经由诸如电线和光纤的有线通信路径或无线通信路径将程序提供给计算机。

<发明人进行的初步研究>

在进行根据第一实施例的半导体系统的详细描述之前，下面的描述说明了发明人预先研究的半导体系统sys50。

图31是示出在实施例之前构思的半导体系统sys50的概要的图。如图31所示，半导体系统sys50包括内部电路50和电压监视器51。

内部电路50由电源电压vdd驱动，并包括例如cpu及其外围电路。内部电路50被提供为由电压监视器51监视的监视目标电路。

电压监视器51由与电源电压vdd不同的电源电压svcc驱动，并监视电源电压vdd是否落在确保内部电路50的操作的电压范围(操作保证电压范围)内。

下面的描述说明了内部电路50的0.9v至1.1v的操作保证电压范围的示例。因此，电压监视器51监视电源电压vdd是否落在0.9v至1.1v的电压范围内。

例如，假设电源电压vdd降低到内部电路50的最小操作保证电压0.9v。然后，电压监视器51在内部电路50不正常地操作之前激活复位信号vrst并初始化内部电路50。

已知电压监视器51由于诸如老化劣化的影响而逐渐降低检测电源电压vdd的精度。例如，如果电压监视器51具有0.1v的精度误差，则电压监视器51不可能初始化内部电路50，直到电源电压vdd降低到0.8v。

因此，即使当电源电压vdd指示0.8v时，内部电路50也需要被设计成操作。换句话说，需要设计内部电路50以确保大的电压余量。在这种情况下，由于严格的设计约束，内部电路50不能改善操作频率。

为了解决这个问题，提出了根据第一实施例的半导体系统sys1，其具有能够精确地监视用于监视目标电路的最小操作电压的监视功能。因此，可以基于小的电压余量设计监视目标电路，并且随后改善监视目标电路的操作频率。

第一实施例

图1是示出根据第一实施例的半导体系统sys1的概要的图。如图1所示，半导体系统sys1包括内部电路10、电压监视器11、延迟监视器12和and电路13。

内部电路10由电源电压vdd驱动，并且包括例如cpu及其外围电路。内部电路10被提供为由电压监视器11和延迟监视器12监视的监视目标电路。

电压监视器11由与电源电压vdd不同的电源电压svcc驱动，并监视电源电压vdd是否落在确保内部电路10的操作的电压范围(操作保证电压范围)内。

本实施例说明了内部电路10的0.9v至1.1v的操作保证电压范围的示例。因此，电压监视器11监视电源电压vdd是否落在0.9v至1.1v的电压范围内。

例如，假设电源电压vdd降低到内部电路10的最小操作保证电压0.9v。然后，电压监视器11在内部电路10不正常地操作之前激活复位信号vrst。

延迟监视器12由电源电压vdd与内部电路10一起驱动，并监视内部电路10中的关键路径的信号传播时间是否落在预定时间内。例如，预定时间符合作为内部电路10中的关键路径的信号传播时间的允许的最大传播时间。

例如，假设由于电源电压vdd的降低，关键路径的信号传播时间长于或等于预定时间。然后，延迟监视器12在内部电路10不正常地操作之前激活复位信号drst。

已知电压监视器11由于诸如老化劣化的影响而逐渐降低检测电源电压vdd的精度。例如，如果电压监视器11具有0.1v的精度误差，则电压监视器11不可能初始化内部电路10，直到电源电压vdd降低到0.8v。

考虑到电压监视器11的精度误差，延迟监视器12因此被配置为即使当电源电压vdd低于或等于内部电路10的0.9v的最小操作保证电压时也操作。换句话说，延迟监视器12被配置为即使在具有精度误差的电压监视器11确定电源电压vdd达到0.9v的最小操作保证电压时也操作。根据本实施例，延迟监视器12被配置为即使在电源电压vdd指示0.8v时也操作。

在半导体系统sys1中，电压监视器11监视电源电压vdd是否低于或等于0.9v的最小操作保证电压。另外，延迟监视器12监视内部电路10中的关键路径的信号传播时间是否落入可允许范围内，该可允许范围也在作为电压监视器11的精度误差范围的0.8v至0.9v的电压范围内。即，即使电压监视器11具有精度误差，延迟监视器12也能够准确地监视电源电压vdd是否达到内部电路10的实际最小操作电压。

因此，可以基于小的电压余量来设计内部电路10，而不考虑电压监视器11的精度误差。根据本实施例，内部电路10可以被设计成至少在电源电压vdd高于或等于0.9v时操作。结果，由于减轻的设计约束，内部电路10可以改善操作频率。

(半导体系统sys1的细节)

下面的描述参考图2至图4详细说明半导体系统sys1。

图2是示出半导体系统sys1的配置示例的框图。

如图2所示，半导体系统sys1包括由电源电压vdd驱动的vdd驱动区域1、由电源电压svcc驱动的svcc驱动区域2以及由电源电压vcc驱动的vcc驱动区域3。电源电压vdd、svcc和vcc由不同的电源供电。

本实施例描述了在一个芯片之上提供半导体系统sys1的示例，但不限于此。可以在多个芯片之上划分并提供半导体系统sys1。

vdd驱动区域1包括内部电路10、延迟监视器12、频率信息存储寄存器15、控制电路16和时钟监视器19。svcc驱动区域2包括电压监视器11、and电路13和复位控制电路14。vcc驱动区域3包括主振荡器17和闪存18。

图3是示出电压监视器11的配置示例的框图。

参考图3，电压监视器11包括电压比较器111、参考电压生成器112、控制电路113、设置信息存储寄存器114和标志存储寄存器115。

设置信息存储寄存器114存储电压监视器11所需的并且例如从cpu供给的设置信息。控制电路113基于存储在设置信息存储寄存器114中的设置信息来控制由参考电压生成器112产生的参考电压vref的值或电压比较器111的比较精度。电压比较器111将电源电压vdd与来自参考电压生成器112的参考电压vref进行比较，并输出对应于比较结果的复位信号vrst。标志存储寄存器115存储关于激活时的复位信号vrst的信息(错误标志)。即使在初始化内部电路10时，也保持存储在标志存储寄存器115中的信息。

例如，参考电压vref设定为0.9v。当电源电压vdd高于参考电压vref时，电压比较器111保持复位信号vrst非激活。当电源电压vdd低于或等于参考电压vref时，电压比较器111激活复位信号vrst。

图4是示出延迟监视器12的配置示例的框图。

参考图4，延迟监视器12包括振荡器121、计数器122、比较器123、确定器124、设置信息存储寄存器126、阈值存储寄存器127、锁存电路128和129、控制电路130和标志存储寄存器131。

阈值存储寄存器127存储从闪存18读取的预定阈值tr。稍后将描述确定要存储在闪存18中的阈值tr的方法。设置信息存储寄存器126存储延迟监视器12所需的并且例如从cpu供给的设置信息。

考虑到电压监视器11的精度误差，即使当电源电压vdd低于0.9v时，延迟监视器12也需要操作。因此，锁存电路128和129例如分别与来自设置信息存储寄存器126的锁定信号lk同步地锁存存储在寄存器126和127中的信息。即使寄存器126和127由于电源电压vdd的劣化而存储非预期的新信息，也可以避免影响。

控制电路130基于由锁存电路128锁存的设置信息来控制振荡器121、计数器122、比较器123和确定器124。具体地，控制电路130控制是否驱动振荡器121或控制计数器122的计数周期、比较器123的比较精度、或确定器124的确定准则。

振荡器121被提供为包括n个路径的延迟信息生成器，其中n是自然数，对应于内部电路10的关键路径。例如，振荡器121包括n个环形振荡器1211到121n，其特征在于不同的温度依赖性、电压依赖性和工艺依赖性，并且由用于内部电路10的晶体管配置。延迟监视器12监视具有不同特性的环形振荡器1211至121n的每个预定周期的振荡次数(与信号传播时间相当)，从而监视内部电路10中的关键路径的信号传播时间是否落入可允许范围。

计数器122计算关于振荡器121的每预定周期的振荡次数。具体地，计数器122包括n个计数器1221至122n。计数器1221至122n分别计算关于环形振荡器1211至121n的每预定周期的振荡次数。电源电压vdd的降低使得环形振荡器频率降低，因此减少了每预定周期的振荡次数。

比较器123将计数器122的计数值与预定阈值tr进行比较。具体地，比较器123包括n个比较电路1231至123n。比较电路1231至123n分别将计数器1221至122n的计数值与预定的相应的n个阈值tr进行比较。

确定器124输出与来自比较器123的比较结果对应的复位信号drst。具体地，确定器124包括n个确定电路1241至124n和and电路125。确定电路1241至124n每个分别输出对应于来自比较电路1231至123n的比较结果的确定结果。

例如，当1221到122n的计数值大于对应的阈值tr时，确定电路1241到124n各自输出h电平确定结果。当1221到122n的计数值小于或等于对应的阈值tr时，确定电路1241到124n各自输出l电平确定结果。当使得计数值小于或等于阈值tr的出现次数达到预定计数时，确定电路1241至124n各自可以输出l电平确定结果。

and电路125输出复位信号drst，即，来自确定电路1241至124n的确定结果之间的逻辑and。例如，当确定电路1241至124n都被设置为h电平时，and电路125保持复位信号drst非激活(h电平)。当确定电路1241至124n中的至少一个变为l电平时，and电路125激活复位信号drst(l电平)。

标志存储寄存器131存储复位信号drst被激活时的信息(错误标志)。即使在初始化内部电路10时，也保持存储在标志存储寄存器131中的信息。

回到图2，描述如下。

and电路13输出来自电压监视器11的复位信号vrst与来自延迟监视器12的复位信号drst之间的逻辑and。复位控制电路14输出与来自and电路13的输出信号对应的复位信号rst。复位信号rst在激活(l电平)时初始化vdd驱动区域1中的电路，并被输出错误信号err，错误信号err通知在半导体系统sys1外部是否存在错误发生。如果不需要，可以省略复位控制电路14。在这种情况下，来自and电路13的输出被用作复位信号rst。

频率信息存储寄存器15存储关于设置到主振荡器17的频率的信息。例如，该信息由cpu提供。控制电路16基于存储在频率信息存储寄存器15中的频率信息使主振荡器17振荡。由此，主振荡器17输出由控制电路16指定的时钟信号clk。例如，该时钟信号clk被提供给内部电路10、延迟监视器12和时钟监视器19。

时钟监视器19监视来自主振荡器17的时钟信号clk是否满足预期频率。在时钟监视器19确认时钟信号clk的操作并且延迟监视器12执行自诊断之后，cpu改变操作时钟。例如，cpu将操作时钟从由内置振荡器ioco产生的低速时钟信号改变为通过使用pll将来自主振荡器17的时钟信号clk相乘而产生的高速时钟信号。

在自诊断之后从延迟监视器12输出的锁定信号lk锁定存储在频率信息存储寄存器15中的频率信息。这可以防止主振荡器17由于电源电压vdd的劣化而以非预期的频率振荡。

(内部电路10和延迟监视器12之间的结构差异)

下面的描述解释了作为监视目标电路的内部电路10和延迟监视器12之间的结构差异，延迟监视器12由与内部电路10共用的电源电压vdd驱动并且甚至在比用于内部电路10的电压低的电压下操作。

图5是内部电路10和延迟监视器12的示意性平面图。如图5所示，用于内部电路10的单元(即，晶体管)被布设在半导体系统sys1的单元布设区域中的大部分区域中。用于延迟监视器12的单元(即，晶体管)被布设在由大部分区域包围的部分区域中。缓冲区域ab被提供在用于内部电路10的单元布设区域ai和用于延迟监视器12的单元布设区域ad之间。

延迟监视器12由导通电阻低于配置内部电路10的晶体管的导通电阻的晶体管配置，所述内部电路10作为监视目标电路。与内部电路10相比，延迟监视器12可以减少由于电源电压vdd的降低引起的速度劣化。具体描述如下。

(用于内部电路10和延迟监视器12的晶体管的第一配置示例)

图6是示出配置内部电路10的每个晶体管和配置延迟监视器12的每个晶体管的第一配置示例的示意性平面图。如图6所示，延迟监视器12由阈值电压vth2低于配置内部电路10的晶体管的阈值电压vth1的晶体管来配置。

更详细地，阈值电压vth2被指定用于属于配置延迟监视器12的多个晶体管并指示最高阈值电压的晶体管。阈值电压vth1被指定用于属于配置内部电路10的多个晶体管并指示最高阈值电压的晶体管。当除阈值电压以外的其他条件相同时，阈值电压vth2低于阈值电压vth1。更有利地，配置延迟监视器12的晶体管的阈值电压都低于配置内部电路10的晶体管的阈值电压。与内部电路10相比，延迟监视器12可以减少由于电源电压vdd的降低引起的速度劣化。

如果延迟监视器12不可用，则内部电路10仅需要由具有阈值电压vth2或更低的晶体管来配置，以确保低电压操作。因此，如果延迟监视器12不可用，则泄漏功率增加。

(用于内部电路10和延迟监视器12的晶体管的第二配置示例)

图7是示出配置内部电路10的每个晶体管和配置延迟监视器12的每个晶体管的第二配置示例的示意性平面图。如图7所示，延迟监视器12由具有栅极长度l2的晶体管来配置，所述栅极长度l2比配置内部电路10的晶体管的栅极长度l1短。

更详细地，栅极长度l2被指定用于属于配置延迟监视器12的多个晶体管并指示最长栅极长度的晶体管。栅极长度l1被指定用于属于配置内部电路10的多个晶体管并指示最长栅极长度的晶体管。当除栅极长度以外的其他条件相同时，栅极长度l2短于栅极长度l1。更有利地，配置延迟监视器12的晶体管的栅极长度都短于配置内部电路10的晶体管的栅极长度。与内部电路10相比，延迟监视器12可以减少由于电源电压vdd的降低引起的速度劣化。

如果延迟监视器12不可用，则内部电路10需要仅由栅极长度为l2或更短的晶体管来配置，以确保低电压操作。因此，如果延迟监视器12不可用，则泄漏功率增加。

(用于内部电路10和延迟监视器12的晶体管的第三配置示例)

图8是示出配置内部电路10的每个晶体管和配置延迟监视器12的每个晶体管的第三配置示例的示意性平面图。如图8所示，延迟监视器12由具有栅极宽度w2的晶体管来配置，该栅极宽度w2比配置内部电路10的晶体管的栅极宽度w1宽。

更详细地，栅极宽度w2被指定用于属于配置延迟监视器12的多个晶体管并指示最小栅极宽度的晶体管。栅极宽度w1被指定用于属于配置内部电路10的多个晶体管并指示最小栅极宽度的晶体管。当除栅极宽度以外的其他条件相同时，栅极宽度w2大于栅极宽度w1。更有利地，配置延迟监视器12的晶体管的栅极宽度都大于配置内部电路10的晶体管的栅极宽度。与内部电路10相比，延迟监视器12可以减少由于电源电压vdd的降低引起的速度劣化。

如果延迟监视器12不可用，则内部电路10需要仅由栅极宽度为w2或更大的晶体管来配置，以确保低电压操作。因此，如果延迟监视器12不可用，则泄漏功率增加或电路规模增加。

(用于内部电路10和延迟监视器12的晶体管的第四配置示例)

图9是示出配置内部电路10的每个晶体管和配置延迟监视器12的每个晶体管的第四配置示例的示意性截面图。图9的示例示出了nmos晶体管，但是同样适用于pmos晶体管。如图9所示，延迟监视器12由具有栅极氧化物膜tox2的晶体管来配置，栅极氧化物膜tox2比配置内部电路10的晶体管的栅极氧化物膜tox1薄。

更详细地，栅极氧化物膜tox2被指定用于属于配置延迟监视器12的多个晶体管并指示最厚的栅极氧化物膜的晶体管。栅极氧化物膜tox1被指定用于属于配置内部电路10的多个晶体管并指示最厚的栅极氧化物膜的晶体管。当除栅极氧化物膜以外的其他条件相同时，栅极氧化物膜tox2比栅极氧化物膜tox1薄。更有利地，配置延迟监视器12的晶体管的栅极氧化物膜都比配置内部电路10的晶体管的栅极氧化物膜薄。与内部电路10相比，延迟监视器12可以减少由于电源电压vdd的降低引起的速度劣化。

如果延迟监视器12不可用，则内部电路10需要仅由使用栅极氧化物膜tox2或更薄的晶体管来配置，以确保低电压操作。因此，如果延迟监视器12不可用，则泄漏功率增加。

(用于内部电路10和延迟监视器12的不同的定时容限)

图10是示出与内部电路10的每个路径对应的定时容限和与延迟监视器12的每个路径对应的定时容限的图。例如，这里的定时容限表示应用于为每个路径设置的保持时间和建立时间的容限。

如图10所示，延迟监视器12的每个路径的定时容限被设计为比每个内部电路10的定时容限大了大约10％。与内部电路10相比，延迟监视器12可以减少由于电源电压vdd的降低引起的速度劣化。

如果延迟监视器12不可用，则内部电路10需要通过增加晶体管尺寸或使用具有低阈值电压的晶体管来增加所有路径的定时容限，以便确保低电压操作。因此，如果延迟监视器12不可用，则泄漏功率增加或电路规模增加。

(针对延迟监视器12的噪声保护)

以下描述解释了针对延迟监视器12的噪声保护。如下所述，通过抑制从内部电路10传播到延迟监视器12的噪声，延迟监视器12即使在低电压下也可以可靠地操作。具体描述如下。

(半导体系统sys1的第一布设示例)

图11是示出为半导体系统sys1提供的内部电路10、延迟监视器12和保护环gr1的第一布设示例的示意性平面图。图12是沿图11中所示的保护环gr1的线a-a'截取的示意性截面图。

如图11所示，用于内部电路10的单元被布设在半导体系统sys1的单元布设区域的大部分区域中。用于延迟监视器12的单元被布设在由所述大部分区域包围的部分区域中。缓冲区域(包括虚设单元)ab被提供在用于内部电路10的单元布设区域ai和用于延迟监视器12的单元布设区域ad之间。

保护环gr1设置在缓冲区域ab中以包围延迟监视器12。根据本示例，保护环gr1由保护环gr11和gr12配置。

如图12所示，保护环gr11由p型扩散层px1配置，该p型扩散层px1通过用p型杂质掺杂p阱pw1的表面而形成。多个接触被布设在p型保护环gr11上方。经由接触供给接地电压vss。保护环gr12由n型扩散层nx1配置，该n型扩散层nx1通过用n型杂质掺杂n阱nw1的表面而形成。多个接触被布设在n型保护环gr12上方。经由接触供给电源电压vdd。

如上所述，在内部电路10和延迟监视器12之间设置保护环gr1抑制了噪声从内部电路10传播到延迟监视器12。由此，延迟监视器12即使在低电压下也能够可靠地操作，而不会受到来自内部电路10的噪声的影响。

已经描述了本示例，其中保护环gr1由保护环gr11和gr12配置，但不限于此。保护环gr1可以仅由保护环gr11和gr12中的一个来配置。

(半导体系统sys1的第二布设示例)

图13是示出为半导体系统sys1提供的内部电路10、延迟监视器12和保护环gr2的第二布设示例的示意性平面图。图14是沿图13中所示的保护环gr2的线b-b'截取的示意性截面图。

如图13所示，保护环gr2被布设在缓冲区域ab中以包围延迟监视器12。

参考图14，保护环gr2由n型扩散层nx1配置，该n型扩散层nx1通过用n型杂质掺杂n阱的表面而形成。多个接触被布设在n型保护环gr2中。电源电压vdd经由接触被供给。

深n阱nw2形成在n阱nw1下方的层处，以覆盖由保护环gr2包围的区域。参考图14，由n阱nw1和深n阱nw2包围的p阱pw1与剩余的p阱pw2电隔离。

如上所述，保护环gr2设置在内部电路10和延迟监视器12之间。另外，深n阱nw2用于将形成在保护环gr2内的区域中的p阱pw1与形成在保护环gr2外的区域中的p阱pw2电分离。这进一步抑制了噪声从内部电路10传播到延迟监视器12。由此，延迟监视器12即使在低电压下也能够可靠地操作，而不会受到来自内部电路10的噪声的影响。

(半导体系统sys1的第一布线示例)

图15是示出为半导体系统sys1提供的内部电路10、延迟监视器12和它们之间的信号布线的第一布线示例的示意性平面图。

如图15所示，内部电路10的单元布设区域ai设置有内部电路10的信号布线wi。延迟监视器12的单元布设区域ad设置有延迟监视器12的信号布线wd。缓冲区域ab没有设置信号布线wi和wd，而是仅设置有信号布线wb的一部分，以在内部电路10和延迟监视器12之间交换信号。

没有设置信号布线wi和wd的缓冲区域ab设置在内部电路10和延迟监视器12之间，从而抑制串扰噪声从内部电路10的信号布线wi传播到延迟监视器12的信号布线wd。由此，延迟监视器12即使在低电压下也能够可靠地操作，而不会受到来自内部电路10的串扰噪声的影响。

(半导体系统sys1的第二布线示例)

图16是示出为半导体系统sys1提供的内部电路10、延迟监视器12和它们之间的信号布线的第二布线示例的示意性平面图。

根据图16所示的配置，缓冲区域ab设置有固定到接地电压vss的虚设布线wrg，以包围延迟监视器12的外周。然而，没有为信号布线wb的布线区域提供虚设布线wrg，以在内部电路10和延迟监视器12之间交换信号。其他配置与图15中的配置相同，并且省略关于该配置的描述。

如上所述，固定到接地电压vss的虚设布线wrg被设置在缓冲区ab上方，以便包围延迟监视器12的外围，从而抑制串扰噪声从内部电路10的信号布线wi传播到延迟监视器12的信号布线wd。由此，延迟监视器12即使在低电压下也能够更可靠地操作。

(延迟监视器12的具体示例)

将通过使用特定示例更详细地描述延迟监视器12。

图17是示出振荡器121的具体示例的框图。

根据图17的示例，振荡器121包括四个环形振荡器1211至1214。例如，环形振荡器1211由其阈值电压lvt在针对用于内部电路10的晶体管指定的三种阈值电压中最低的晶体管来配置。环形振荡器1212由其阈值电压svt为中等的晶体管来配置。环形振荡器1213由其阈值电压hvt为最高的晶体管来配置。环形振荡器1214被配置为具有与环形振荡器1211至1213相反的温度依赖性。环形振荡器1214在如下假设下被提供：存在具有与环形振荡器1211至1213相反的温度依赖性的关键路径。

图18是示出在环形振荡器1211至1214的高温最差条件下的温度与操作速度之间的关系的图。图19是示出在环形振荡器1211至1214的低温最差条件下的温度与操作速度之间的关系的图。环形振荡器的操作速度表示操作频率。增加操作速度增加了每预定时段的振荡次数(计数值)。降低操作速度减少了每预定时段的振荡次数(计数值)。

在图18中所示的高温最差条件下，环形振荡器1211至1213的操作速度随着温度的升高而降低，并随着温度的降低而增加。然而，作为例外，具有相反温度依赖性的环形振荡器1214的操作速度产生相反的效果。

因此，在高温(125℃)下执行微调，导致最低操作速度，以确定相应于每个环形振荡器1211至1213的振荡次数而设定的阈值。相反，在低温(-40℃)下执行微调，导致最低操作速度，以确定相应于环形振荡器1214的振荡次数而设定的阈值。

在图19中所示的低温最差条件下，环形振荡器1211至1213的操作速度随着温度的升高而增加，并随着温度的降低而降低。然而，作为例外，具有相反温度依赖性的环形振荡器1214的操作速度产生相反的效果。

因此，在低温(-40℃)下执行微调，导致最低操作速度，以确定相应于每个环形振荡器1211至1213的振荡次数而设定的阈值。相比之下，在高温(125℃)下执行微调，导致最低操作速度，以确定相应于环形振荡器1214的振荡次数而设定的阈值。

(环形振荡器1211至1213的具体配置示例)

图20是示出由环形振荡器1211a表示的环形振荡器1211的具体配置示例的图。环形振荡器1211a由具有最低阈值电压lvt的晶体管来配置。

如图20所示，环形振荡器1211a包括五组nand电路nd1至nd5和nor电路nr1至nr5、nand电路nd0以及缓冲器bf1。nand电路和nor电路均不限于五组，而是可以改变为任何数量的组。

nand电路nd1至nd5和nor电路nr1至nr5以环的形式交替设置。nand电路nd0被提供用于由nand电路nd1至nd5和nor电路nr1至nr5形成的环，并且使用来自外部的使能信号en来控制振荡的存在或不存在。缓冲器bf1输出振荡信号rout，振荡信号rout表示属于环的节点的电压。

环形振荡器1211a是非对称构造的，以抑制由于老化劣化引起的精度误差。具体地，nor电路nr1至nr5中的每一个的驱动能力大约是nand电路nd1至nd5中的每一个的驱动能力的九倍。增加pmos晶体管的驱动能力以降低作为老化劣化主要部分的nbti(负偏压温度不稳定性)劣化的影响，从而降低振荡信号的一个周期中的上升时段的比率。由此，环形振荡器1211a可以抑制由于作为老化劣化主要部分的nbti劣化引起的精度误差的增加。

nmos晶体管容易发生hci(热载流子注入)劣化，这可能使振荡信号的下降时段劣化。然而，具有长下降时段的nand电路包括多个垂直布设的nmos晶体管，对每个nmos晶体管使用小的源极-漏极电压，因此几乎不易受hci劣化的影响。因此，环形振荡器1211a可以抑制由于hci劣化引起的精度误差的增加。

除了使用具有阈值电压svt和hvt的晶体管之外，环形振荡器1212和1213与环形振荡器1212a相同地配置，并且省略关于该配置的描述。

(环形振荡器1214的第一具体配置示例)

图21是示出由环形振荡器1214a表示的环形振荡器1214的第一特定配置示例的图。图21中的示例使用具有高温最差温度依赖性的晶体管，以提供具有相反温度依赖性的环形振荡器1214a。

如图21所示，环形振荡器1214a包括五组nand电路nd1至nd5和nor电路nr1至nr5、电平移位器ls1、反相器iv1、pmos晶体管(以下简称为晶体管)mp1和缓冲器bf1。nand电路和nor电路均不限于五组，而是可以改变为任何组数。

nand电路nd1至nd5和nor电路nr1至nr5以环的形式交替提供。电平移位器ls1被提供用于由nand电路nd1至nd5和nor电路nr1至nr5形成的环，并且使用来自外部的使能信号en来控制电平移位(即，振荡)的存在或不存在。反相器iv1输出针对来自电平移位器ls1的输出的反相信号。根据图21中的示例，电平移位器ls1和反相器iv1设置在nor电路nr2和nand电路nd3之间。晶体管mp1被二极管耦合在用于电源电压vdd的线和用于中间电压vm的线之间。nor电路nr2由中间电压vm而不是电源电压vdd驱动。缓冲器bf1输出振荡信号rout，振荡信号rout表示属于环的节点的电压。

在高温下，二极管的下降电压vf减小并且中间电压vm增加，从而增加了供给到nor电路nr2的电流的量。结果，环形振荡器1214a的振荡频率增加。然而，在低温下，二极管的下降电压vf增加并且中间电压vm减小，从而减小了供给到nor电路nr2的电流的量。结果，环形振荡器1214a的振荡频率降低。即，环形振荡器1214a可以被赋予低温最差温度依赖性，使得振荡频率(每预定时段的振荡次数)即使在高温最差条件下也随着温度降低而降低。

(环形振荡器1214的第二具体配置示例)

图22是示出由环形振荡器1214b表示的环形振荡器1214的第二特定配置示例的图。图22中的示例使用具有低温最差温度依赖性的晶体管，以提供具有相反温度依赖性的环形振荡器1214b。

如图22所示，环形振荡器1214b包括五组nand电路nd1至nd5和nor电路nr1至nr5、nand电路nd0、电阻元件r1和r2以及缓冲器bf1。nand电路和nor电路均不限于五组，而是可以改变为任何组数。

nand电路nd1至nd5和nor电路nr1至nr5以环的形式交替提供。nand电路nd0被提供用于由nand电路nd1至nd5和nor电路nr1至nr5形成的环，并且使用来自外部的使能信号en来控制振荡的存在或不存在。还为环提供电阻元件r1和r2。缓冲器bf1输出表示属于环的节点的电压的振荡信号rout。

高温增加了电阻元件r1和r2的信号传播延迟，从而降低了环形振荡器1214b的振荡频率。相反，低温降低了电阻元件r1和r2的信号传播延迟，从而增加了环形振荡器1214b的振荡频率。即，环形振荡器1214b可以被赋予高温最差温度依赖性，导致振荡频率(每预定时段的振荡次数)即使在低温最差条件下也随着温度的升高而降低。

(环形振荡器1214的第三具体配置示例)

图23是示出由环形振荡器1214c表示的环形振荡器1214的第三具体配置示例的图。

如图23所示，环形振荡器1214c包括nand电路nd1至nd5、pmos晶体管mp11至mp15、电容元件c1至c5、电容元件cs、电阻元件r11至r15以及nmos晶体管mn1。nand电路nd1至nd5的数量不限于五个，而是可以改变为任何数量。然而，改变nand电路nd1至nd5的数量也需要相应地改变晶体管mp11至mp15的数量和电容元件c1至c5的数量。

nand电路nd1至nd5以环的形式提供。nand电路nd1使用来自外部的使能信号en来控制振荡的存在或不存在。具体地，nand电路nd1在使能信号en和振荡信号rout之间输出负and。nand电路nd2使用两个输入端子接收来自nand电路nd1的输出，并输出负and。即，nand电路nd2通过将来自nand电路nd1的输出逻辑反相来产生输出。类似地，nand电路nd3通过将来自nand电路nd2的输出逻辑反相来产生输出。nand电路nd4通过逻辑反相来自nand电路nd3的输出来产生输出。nand电路nd5通过将来自nand电路nd4的输出逻辑反相来产生输出作为振荡信号rout。

电阻元件r11至r15和晶体管mn1串联耦合在电源电压端子vdd和接地电压端子vss之间。来自外部的使能信号en控制晶体管mn1的导通/截止状态。在节点n1(电阻元件r13和r14之间)和接地电压端子vss之间提供电容元件cs，以使节点n1的电压vpg稳定。例如，使能信号en当被设置为l电平时关断晶体管mn1。因此，电压vpg增加到电源电压电平(h电平)。相反，使能信号en当被设置为h电平时导通晶体管mn1。电压vpg表示对应于电阻元件r11至r15的电阻比的电压值。

电容元件c1设置在电源电压端子vdd和晶体管mp11的源极之间。晶体管mp11的漏极耦合到nand电路nd1的输出端子。施加到晶体管mp11的栅极的电压vpg控制导通电阻。电容元件c2设置在电源电压端子vdd和晶体管mp12的源极之间。晶体管mp12的漏极耦合到nand电路nd2的输出端子。施加到晶体管mp12的栅极的电压vpg控制导通电阻。电容元件c3设置在电源电压端子vdd和晶体管mp13的源极之间。晶体管mp13的漏极耦合到nand电路nd3的输出端子。施加到晶体管mp13的栅极的电压vpg控制导通电阻。电容元件c4设置在电源电压端子vdd和晶体管mp14的源极之间。晶体管mp14的漏极耦合到nand电路nd4的输出端子。施加到晶体管mp14的栅极的电压vpg控制导通电阻。电容元件c5设置在电源电压端子vdd和晶体管mp15的源极之间。晶体管mp15的漏极耦合到nand电路nd5的输出端子。施加到晶体管mp15的栅极的电压vpg控制导通电阻。

例如，假设每个晶体管具有低温最差温度依赖性。nand电路nd1至nd5的操作速度随着温度的增加而增加。相比之下，从nand电路nd1至nd5的输出端子观察的电容元件c1至c5的电容值随着温度的增加而增加，因为晶体管mp11至mp15的导通电阻随着温度的增加而减小。nand电路nd1至nd5的操作速度随着从nand电路nd1至nd5的输出端子观察的电容元件c1至c5的电容值的增加而增加。因此，通过调节电容元件c1至c5的实际电容值或晶体管mp11至mp15的导通电阻，可以自由地调节环形振荡器1214c的振荡频率的温度依赖性。

例如，假设每个晶体管具有高温最差温度依赖性。nand电路nd1至nd5的操作速度随着温度的升高而降低。相比之下，从nand电路nd1至nd5的输出端子观察的电容元件c1至c5的电容值随着温度的升高而降低，因为晶体管mp11至mp15的导通电阻随着温度的升高而降低。nand电路nd1至nd5的操作速度随着从nand电路nd1至nd5的输出端子观察的电容元件c1至c5的电容值的减小而增加。因此，通过调节电容元件c1至c5的实际电容值或晶体管mp11至mp15的导通电阻，可以自由地调节环形振荡器1214c的振荡频率的温度依赖性。

(半导体系统sys1的操作)

以下描述说明半导体系统sys1的操作。

图24是示出半导体系统sys1的启动操作的流程图。

如图24所示，半导体系统sys1的启动操作首先启动电源电压vdd(s101)。内部电路10中的cpu允许电压监视器(vmon)11执行自诊断(s102)。如果诊断结果是不可接受的(在s102处为否)，则确定电压监视器11有故障(s103)。操作终止。如果诊断结果可接受(s102中的“是”)，则电压监视器11启动监视操作(s104)。

然后cpu允许时钟监视器(clmon)19执行自诊断(s105)。如果诊断结果是不可接受的(s105为否)，则确定时钟监视器19有故障(s106)。操作终止。如果诊断结果可接受(s105为是)，则时钟监视器19开始监视操作(s107)。

然后，时钟监视器19诊断由主振荡器17产生的时钟信号clk的频率(s108)。如果时钟信号clk的频率与预期频率不同(s108处的否)，则确定主振荡器17有故障(s109)。操作终止。时钟信号clk的频率可以等于预期频率(s108处的是)，即，供给到延迟监视器(dmon)12的电源电压vdd和时钟信号clk可以被确定为正常。在这种情况下，cpu允许延迟监视器(dmon)12执行自诊断(s110)。

如果来自延迟监视器12的诊断结果是不可接受的(s110为否)，则确定延迟监视器12有故障(s111)。操作终止。如果来自延迟监视器12的诊断结果是可接受的(s110中的“是”)，则延迟监视器12开始监视操作(s112)。即，所有监视电路都启动监视操作。

由此，cpu将操作时钟从由内置振荡器ioco产生的低速时钟信号改变为通过将来自主振荡器17的时钟信号clk相乘而产生的高速时钟信号(s113)。因此，半导体系统sys1可以执行包括由每个监视电路执行的监视操作的正常操作。

(延迟监视器12的自诊断方法的具体示例)

图25是示出延迟监视器12的自诊断方法的具体示例的流程图。

如图25所示，延迟监视器12的自诊断执行两次检查，即计数检查和错误检测检查。

计数检查对振荡器121中的环形振荡器和计数器122中的计数器执行自诊断。环形振荡器开始振荡(s201)。在振荡次数超过计数器的计数值的上限之后振荡停止(s202)。如果计数器的计数中没有发生溢出(s203中的否)，则确定环形振荡器或计数器有故障(s204)。如果计数器的计数中发生溢出(在s203处的是)，则确定环形振荡器和计数器是正常的。控制进入下一错误检测检查。

错误检测检查对比较器123中的比较电路和确定器124中的确定电路执行自诊断。环形振荡器开始振荡(s205)。在经过预定时段之后振荡停止(s206)。然后，将每个预定时段的振荡次数(计数器的计数值)与设定的可以引起错误的阈值tr进行比较，以确定是否发生错误(s207)。如果来自确定电路的确定结果未显示错误(在s207处的否)，则确定比较电路或确定电路有故障(s208)。如果来自确定电路的确定结果显示错误(在s207处的是)，则确定比较电路和确定电路是正常的。延迟监视器12完成自我诊断。

(每个监视电路执行监视操作的流程)

以下描述说明了由每个监视电路执行的监视操作的流程。

图26是示出由每个监视电路执行的监视操作的流程的流程图。

如图26所示，假设除电压监视器11和延迟监视器12之外的监视电路检测到错误并设置错误标志(s301中的是)。在这种情况下，vdd驱动区域1中的电路(诸如内部电路10和延迟监视器12)被复位(s302)。假设未设置错误标志(s301的否)，并且电压监视器11检测到错误并设置错误标志(s303处的是)。在这种情况下，电压监视器11复位vdd驱动区域1中的电路(s304)。假设电压监视器11没有设置错误标志(s303中的否)，并且延迟监视器12检测到错误并设置错误标志(s305处的是)。在这种情况下，延迟监视器12复位vdd驱动区域1中的电路(s306)。如果延迟监视器12没有设置错误标志，则不设置错误标志(s305处的否)。因此，半导体系统sys1继续正常操作。

(定时图)

下面的描述参考图27说明半导体系统sys1的操作的示例。

图27是示出半导体系统sys1的操作的示例的定时图。

根据图27中的示例，电源电压vdd被激活(时间t0)以释放vdd驱动区域1的端子复位(端子复位)(时间t1)并相应地释放vdd驱动区域1的内部复位(内部复位)(时间t2)。因此，为内部电路10提供的cpu开始与由内置振荡器ioco产生的低速时钟信号同步操作(时间t2)。此时，主振荡器(mainosc)17开始振荡(时间t2)。

然后cpu在电压监视器(vmon)11上执行自诊断(时间t3)。在确认诊断结果正常之后，电压监视器11开始监视操作(时间t4)。虽然未示出，但时钟监视器(clmon)19此时也是自诊断的。自诊断后的时钟监视器19用于诊断来自主振荡器17的时钟信号clk的频率。

在确认供给到延迟监视器(dmon)12的电源电压vdd和时钟信号clk正常之后，cpu对延迟监视器12执行自诊断(时间t5)。在确认诊断结果正常之后，延迟监视器12开始监视操作(时间t6)。即，所有监视电路都开始监视操作。

由此，cpu将操作时钟从由内置振荡器ioco产生的低速时钟信号改变为通过将来自主振荡器17的时钟信号clk相乘而产生的高速时钟信号。错误信号err也被清除。即，半导体系统sys1开始正常操作，包括由监视电路执行的监视操作。

电源电压vdd的降低允许内部电路10中的关键路径的信号传播时间长于或等于可允许的最大传播时间(时间t7)。然后，延迟监视器12检测错误并允许复位信号drst激活(l电平)(时间t8)。因此，复位信号rst和错误信号err也变为激活(l电平)(时间t8)。由此，vdd驱动区域1内部的复位信号变为激活(l电平)，以初始化包括cpu和延迟监视器12的内部电路10。但是，保留存储在延迟监视器12的标志存储寄存器131中的错误标志。

在经过预定时段之后，释放复位信号drst(时间t9)，释放复位信号rst(时间t10)，并释放内部复位信号(时间t11)。cpu再次开始与由内置振荡器ioco产生的低速时钟信号同步操作(时间t11)。此时，主振荡器17也开始振荡(时刻t11)。仅在存储错误标志的延迟监视器12上再次执行自诊断。然后清除错误标志(时间t12或更晚)。

半导体系统sys1重复上述操作。

(延迟监视器和关键路径之间的关系)

图28是示出延迟监视器的检测精度与监视目标电路的关键路径之间的关系的图。参考图28，考虑到老化劣化，提取用于内部电路10的最小操作电压vddmin_c。向最小操作电压vddmin_c添加余量导致与阈值tr相当的电压。如上所述，延迟监视器12被配置为最小化由于老化劣化导致的精度误差。因此，当延迟监视器12检测到错误时，电源电压vdd总是可以被设置为低于或等于电压监视器11可以检测的电源电压vdd的下限。

然而，如图29所示，可以使用基于过去的成果而适当确定的最小操作电压vddmin_c，而不是通过微调来提取最小操作电压vddmin_c。

在如上所述的根据第一实施例的半导体系统sys1中，电压监视器11监视电源电压vdd是否降低到作为用于内部电路10的最小操作保证电压的0.9v。此外，延迟监视器12监视内部电路10中的关键路径的信号传播时间是否落在可允许范围内，所述可允许范围也在作为电压监视器11的精度误差范围的0.8v至0.9v的电压范围内。即，即使电压监视器11引起精度误差，延迟监视器12也能够准确地监视电源电压vdd是否达到用于内部电路10的实际最小操作电压。

可以通过使用小的电压余量来设计内部电路10，而不考虑电压监视器11的精度误差。根据实施例，内部电路10可以被设计成至少在电源电压vdd高于或等于0.9v时操作。结果，减轻的设计约束使内部电路10能够改善操作频率。

专利文献2中公开的配置通过使用环形振荡器来监视电源电压以测量传播延迟时间。然而，根据专利文献2的配置，电源电压的降低可能使环形振荡器本身的操作无效。即，不能保证环形振荡器本身的最小操作电压。环形振荡器的老化劣化增加了监视器精度的误差。在根据上述第一和第二实施例的半导体系统sys1中，电压监视器11保证包括环形振荡器的延迟监视器12的最小操作电压。环形振荡器被配置为抑制由于老化劣化导致的精度误差。

虽然已经描述了由发明人做出的本发明的具体实施例，但是应该清楚地理解，本发明不限于上述实施例，并且可以在不脱离本发明的精神和范围的情况下以各种修改来实施。

例如，延迟监视器12不限于使用环形振荡器的配置，而是可以适当地改变为使用延迟线的配置。以下描述简要说明延迟监视器12的修改示例。

(延迟监视器12的修改示例)

图30是示出作为延迟监视器22的延迟监视器12的修改示例的图。

与图4中所示的延迟监视器12相比，图30中示出的延迟监视器22包括：代替振荡器121的延迟电路部分221和代替计数器122的时间数字转换器222。

延迟电路部分221包括具有不同特性的n条延迟线2211至221n。延迟监视器22监视在信号输入到具有不同特性的延迟线2211到221n和信号从其输出之间的时间(信号传播时间)，从而监视内部电路10中的关键路径的信号传播时间是否落在可允许范围内。

时间数字转换器222包括n个转换电路2221至222n。转换电路2221至222n均将延迟线2211至221n的信号传播时间转换为数字值。比较器123将时间数字转换器222的数字值与先前预定的阈值进行比较。

延迟监视器22的其他配置基本上等于延迟监视器12的配置，并且省略关于配置的描述。

例如，可以通过反转半导体衬底、半导体层和扩散层(扩散区域)的导电类型(p型或n型)来配置根据上述第一实施例的半导体器件。假设p型和n型的导电类型之一被设定为第一导电类型而另一个被设定为第二导电类型。在这种情况下，可以设定第一导电类型是p型，并且可以设定第二导电类型是n型。相反，第一导电类型可以设定n型，并且第二导电类型可以设定为p型。

上述实施例的全部或部分可以描述为以下附加声明，但不限于此。

(附加声明1)

一种半导体系统，包括：

监视目标电路；

电压监视器，由与提供给监视目标电路的第一电源电压不同的第二电源电压驱动，并监视所述第一电源电压；

延迟监视器，由所述第一电源电压驱动并监视所述监视目标电路中关键路径的信号传播时间；和

保护环，设置成在平面图中包围所述延迟监视器的外周。

(附加声明2)

在根据附加声明1的半导体系统中，

所述保护环包括由p型扩散层形成的第一保护环，所述p型扩散层形成在p阱表面上方并被供给有接地电压。

(附加声明3)

在根据附加声明2的半导体系统中，

所述保护环包括由n型扩散层形成的第二保护环，所述n型扩散层形成在n阱表面上方并被供给有所述第一电源电压。

(附加声明4)

在根据附加声明1的半导体系统中，

所述保护环包括由n型扩散层形成的第一保护环，所述n型扩散层形成在n阱表面上方并被供给有所述第一电源电压。

(附加声明5)

根据附加说明4的半导体系统，还包括在所述n阱下方的层上方提供深n阱，以覆盖由所述第一保护环包围的区域，

其中由n阱和深n阱包围的p阱与其他p阱电隔离。

(附加声明6)

一种半导体系统，包括：

监视目标电路；

电压监视器，由与供给到监视目标电路的第一电源电压不同的第二电源电压驱动，并监视所述第一电源电压；和

延迟监视器，由所述第一电源电压驱动并监视所述监视目标电路中关键路径的信号传播时间，

其中在平面图中，布设虚设单元的缓冲区域被形成在用于所述延迟监视器的单元布设区域和用于所述监视目标电路的单元布设区域之间的边界区域处。

(附加声明7)

在根据附加声明6的半导体系统中，

所述缓冲区域包括虚设布线，所述虚设布线被设置为在平面图中包围所述延迟监视器的外周并且被供给有固定电位。

(附加声明8)

在根据附加声明6的半导体系统中，

为所述延迟监视器的单元布设区域提供用于所述延迟监视器的信号布线；

为所述监视目标电路的单元布设区域提供用于所述监视目标电路的信号布线；和

所述缓冲区域仅包括在所述延迟监视器和所述监视目标电路之间交换信号的信号布线。

(附加声明9)

一种半导体系统制造方法，包括以下步骤：

形成监视目标电路；

形成电压监视器，所述电压监视器由与供给到所述监视目标电路的第一电源电压不同的第二电源电压驱动，并监视所述第一电源电压；

形成延迟监视器，所述延迟监视器由所述第一电源电压驱动，并监视所述监视目标电路中关键路径的信号传播时间；和

形成保护环以便在平面图中包围所述延迟监视器的外周。

(附加声明10)

在根据附加声明9的半导体系统制造方法中，

形成所述保护环的步骤形成由p型扩散层形成的第一保护环，所述p型扩散层形成在p阱表面上方并被供给有接地电压。

(附加声明11)

在根据附加声明10的半导体系统制造方法中，

形成所述保护环的步骤还形成由n型扩散层形成的第二保护环，所述n型扩散层形成在n阱表面上方并被供给有所述第一电源电压。

(附加声明12)

在根据附加声明9的半导体系统制造方法中，

形成所述保护环的步骤形成由n型扩散层形成的第一保护环，所述n型扩散层形成在n阱表面上方并被供给有所述第一电源电压。

(附加声明13)

根据附加声明12的半导体系统制造方法，

进一步包括以下步骤：在所述n阱下方的层的上方形成深n阱，以覆盖由所述第一保护环包围的区域，所述区域将由n阱和深n阱包围的p阱与其它p阱电隔离。

(附加声明14)

一种半导体系统制造方法，包括以下步骤：

形成监视目标电路；

形成电压监视器，所述电压监视器由与供给到所述监视目标电路的第一电源电压不同的第二电源电压驱动，并监视所述第一电源电压；

形成延迟监视器，所述延迟监视器由所述第一电源电压驱动，并监视所述监视目标电路中关键路径的信号传播时间；和

在平面图中，在用于所述延迟监视器的单元布设区域和用于所述监视目标电路的单元布设区域之间的边界区域处形成包括虚设单元的缓冲区域。

(附加声明15)

在根据附加声明14的半导体系统制造方法中，

所述缓冲区域包括虚设布线，所述虚设布线被设置为在平面图中包围所述延迟监视器的外周并且被供给有固定电位。

(附加声明16)

根据附加声明14的半导体系统制造方法，包括：

为所述延迟监视器的单元布设区域提供用于所述延迟监视器的信号布线；

为所述监视目标电路的单元布设区域提供用于所述监视目标电路的信号布线；和

为所述缓冲区域仅提供在所述延迟监视器和所述监视目标电路之间交换信号的信号布线。

(附加声明17)

一种半导体器件，包括：

电压监视器，由与供给到监视目标电路的第一电源电压不同的第二电源电压驱动，并监视所述第一电源电压；和

延迟监视器，由所述第一电源电压驱动并监视所述监视目标电路中关键路径的信号传播时间，

其中，所述延迟监视器被配置成使得配置所述延迟监视器的多个晶体管的导通电阻中的最大导通电阻小于配置所述监视目标电路的多个晶体管的导通电阻中的最大导通电阻。

(附加声明18)

在根据附加声明17的半导体器件中，

所述延迟监视器包括由所述第一电源电压驱动的延迟信息生成器，并且

通过监视由所述延迟信息生成器产生的延迟信息，监视所述监视目标电路中的关键路径的信号传播时间。

(附加声明19)

在根据附加声明18的半导体器件中，

所述延迟信息生成器包括由第一电源电压驱动的第一环形振荡器；和

所述延迟监视器还包括：

第一计数器，对从所述第一环形振荡器输出的振荡信号的每预定时段的振荡次数进行计数；

第一比较电路，将所述第一计数器的计数值与第一阈值进行比较；和

第一确定电路，基于来自所述第一比较电路的比较结果，确定所述监视目标电路中的关键路径的信号传播时间是否落入可允许范围内。

(附加声明20)

在根据附加声明19的半导体器件中，

当所述第一计数器的计数值大于第一阈值时，所述第一确定电路确定所述监视目标电路中关键路径的信号传播时间落在可允许范围内，并当所述第一计数器的计数值小于或等于所述第一阈值时确定所述监视目标电路中的关键路径的信号传播时间没有落在可允许范围内。

(附加声明21)

在根据附加声明20的半导体器件中，

当使所述第一计数器的计数值小于或等于所述第一阈值的出现次数达到预定计数时，所述第一确定电路确定所述监视目标电路中的关键路径的信号传播时间没有落在可允许范围内。

(附加声明22)

在根据附加声明19的半导体器件中，

所述第一环形振荡器包括以环形交替设置的多个nor电路和多个nand电路；和

每个nor电路的驱动能力大于每个nand电路的驱动能力。

(附加声明23)

在根据附加声明22的半导体器件中，

所述第一环形振荡器还包括：

二极管，设置在对应于从nor电路或nand电路产生的较高电位的电压端子和被供给有所述第一电源电压的电源电压端子之间；和

电平移位器，将用于来自任何电路的输出信号的电压范围移位到用于所述第一电源电压和接地电压的范围。

(附加声明24)

在根据附加声明22的半导体器件中，

所述第一环形振荡器还包括为由所述nor电路和所述nand电路形成的环提供的电阻元件。

(附加声明25)

在根据附加声明19的半导体器件中，

所述延迟信息生成器还包括第二环形振荡器，所述第二环形振荡器由所述第一电源电压驱动，并且与所述第一环形振荡器在温度依赖性上不同；和

所述延迟监视器还包括：

第二计数器，对从所述第二环形振荡器输出的振荡信号的每预定时段的振荡次数进行计数；

第二比较电路，将所述第二计数器的计数值与第二阈值进行比较；和

第二确定电路，基于来自所述第二比较电路的比较结果，确定所述监视目标电路中的关键路径的信号传播时间是否落入可允许范围内。

(附加声明26)

在根据附加声明25的半导体器件中，

所述第二环形振荡器的温度依赖性与所述第一环形振荡器的温度依赖性相反。

(附加声明27)

在根据附加声明18的半导体器件中，

所述延迟信息生成器包括第一信号传播路径，所述第一信号传播路径由第一电源电压驱动并输出对应于输入信号的输出信号；和

所述延迟监视器还包括：

第一转换电路，将在输入信号到所述第一信号传播路径的输入和输出信号的输出之间的时间转换成数字信号；

第一比较电路，将来自所述第一转换电路的转换结果与第一阈值进行比较；和

第一确定电路，基于来自所述第一比较电路的比较结果，确定所述监视目标电路中的关键路径的信号传播时间是否落入可允许范围内。

(附加声明28)

在根据附加声明17的半导体器件中，

所述延迟监视器被配置为即使在所述电压监视器确定所述第一电源电压达到用于所述监视目标电路的最小操作保证电压时也操作。

(附加声明29)

一种半导体系统包括：

根据附加声明17的半导体器件；和

由所述半导体器件监视的监视目标电路。