本实用新型实施例涉及时钟分相技术领域，特别涉及一种四相时钟分配电路。
背景技术：
时间交替采样系统是利用时域上的四片模数转换器(Analog-to-Digital Converter，ADC)在不同的时刻以一个固定的时间间隔对同一输入模拟信号进行交替采样，相邻两片ADC的采样时钟保持同样的相位差，最后将每片ADC采集得到的信号按照采集顺序重新组合，得到一个总的数据输出，完成信号的采集。
在采集过程中，为了保证各片ADC分时、有序的工作，对四相时钟的精确分配成为了实现整个系统的关键技术之一。因此，四相时钟分配电路的稳定性和精确性直接影响时间交替采样系统采样数据的准确性。现有的四相时钟分配电路一般将分频器放在锁定环电路之后，导致建立四路时钟所花费的时间较长，并且精确性较低。
技术实现要素：
本实用新型实施例提供了一种四相时钟分配电路，将分频器设置于锁定环电路之前，并将待分频信号直接输送给分频器，能够缩短建立四路时钟所花费的时间。
为了解决上述技术问题，本实用新型提供了如下的技术方案：
本实用新型提供了一种四相时钟分配电路，包括分频器和至少四个锁定环电路，分频器的输入端连接待分频信号，分频器具有至少四个输出端，分频器的输出端分别与锁定环电路的输入端一一对应连接，锁定环电路的输出端分别与对应的ADC的输入端连接；
分频器接收待分频信号并输出四路参考信号，各路参考信号经对应得锁定环电路处理后生成对应得精准时钟后，输送至对应的ADC；其中，相邻的两个精准时钟的相位差为90°。
进一步地，锁定环电路包括鉴相器、控制器、64位译码器、前置电路和数控延时电路，鉴相器的输入端与分频器的输出端连接，控制器的输入端分别与分频器的输出端和鉴相器的输出端连接，控制器的输出端与64位译码器的输入端连接，前置电路的输入端与分频器的输出端连接，数控延时电路的输入端分别与64位译码器的输出端和前置电路的输出端连接，数控延时电路的输出端与ADC的输入端连接。
进一步地，鉴相器的输入端还与数控延时电路的输出端连接。
进一步地，鉴相器包括第一D触发器、第二D触发器、第一与非门和取反电路，第一D触发器连接分频器的输出端，第二D触发器连接数控延时电路的输出端，第一D触发器和第二D触发器的输出端分别与第一与非门的输入端连接，第一与非门的输出端连接取反电路的输入端连接，取反电路的输出端与控制器的输入端连接。
进一步地，第一与非门的输出端还分别与第一D触发器和第二D触发器的输入端连接。
进一步地，鉴相器还包括第一或门和锁定判断电路，第一D触发器和第二D触发器的输出端还分别与第一或门的输入端连接，第一或门的输出端和取反电路的输出端分别与锁定判断电路的输入端连接，锁定判断电路的输出端与控制器的输入端连接。
进一步地，控制器包括六级依次串联的移位单元，移位单元包括第二或门和移位寄存器；
分频器的输出端与第一级移位单元的移位寄存器的输入端连接，其它各级移位单元的移位寄存器的输入端与上一级移位单元的移位寄存器的输出端连接；取反电路的输出端分别与各级移位单元的移位寄存器的输入端连接；
第六级移位单元的第二或门的输入端与锁定判断电路的输出端和使能信号连接，其它各级移位单元的第二或门的输入端与下一级移位单元的移位寄存器和第二或门的输出端连接；各级移位单元的第二或门的输出端分别与该级移位单元的移位寄存器的输入端连接；
各级移位单元的移位寄存器的输出端还分别与64位译码器的输入端连接。
进一步地，精准时钟为64位时钟信号。
进一步地，64位译码器将控制器的输出信号转换为64位延时信号。
进一步地，前置电路将分频器输出的参考信号转换为64位参考信号。
基于上述公开，本实用新型实施例的有益效果在于：
本实用新型实施例的四相时钟分配电路，将分频器设置于锁定环电路之前，能够通过分频器接收待分频信号并输出四路参考信号，各路参考信号经对应得锁定环电路处理后生成对应得精准时钟后，输送至对应的ADC，以快速、精确地将待分频信号四分频为相位为90°、180°、270°和360°的四路精准时钟，其建立时间短、精度高，能够满足时间交替采样系统对分相时钟的要求。
附图说明
图1为本实用新型实施例的四相时钟分配电路的模块示意图；
图2为本实用新型实施例的四相时钟分配电路的结构示意图；
图3为本实用新型实施例的锁定环电路的结构示意图；
图4为本实用新型实施例的移位寄存器的结构示意图；
图5为本实用新型实施例的前置电路的结构示意图；
图6为本实用新型实施例的数控延时电路的结构示意图。
具体实施方式
下面，结合附图对本实用新型的具体实施例进行详细的描述，但不作为本实用新型的限定。
应理解的是，可以对此处公开的实施例做出各种修改。因此，上述说明书不应该视为限制，而仅是作为实施例的范例。本领域的技术人员将想到在本公开的范围和精神内的其他修改。
如图1-2所示，本实用新型实施例提供的一种四相时钟分配电路，包括分频器和至少四个锁定环电路，分频器的输入端连接待分频信号，分频器具有至少四个输出端，分频器的输出端分别与锁定环电路的输入端一一对应连接，锁定环电路的输出端分别与对应的ADC(ADC1-ADC4)的输入端连接。其中，分频器接收待分频信号并输出四路参考信号，各路参考信号经对应得锁定环电路处理后生成对应得精准时钟后，输送至对应的ADC(ADC1-ADC4)。本实用新型实施例的四相时钟分配电路，分频器为四路时钟分频器，四相时钟分频电路输出的相邻的两个精准时钟的相位差为90°，即本实用新型实施例的四相时钟分配电路，能够分别输出相位为90°、180°、270°和360°的精准时钟，并分别输送给对应的ADC控制其采集时序。
在本实用新型实施例中，如图3所示，锁定环电路包括鉴相器、控制器、64位译码器、前置电路和数控延时电路，鉴相器的输入端与分频器的输出端连接，控制器的输入端分别与分频器的输出端和鉴相器的输出端连接，控制器的输出端与64位译码器的输入端连接，前置电路的输入端与分频器的输出端连接，数控延时电路的输入端分别与64位译码器的输出端和前置电路的输出端连接，数控延时电路的输出端与ADC的输入端连接。同时，鉴相器的输入端还与数控延时电路的输出端连接，将数控延时电路的输出端输出的信号作为反馈信号传送至鉴相器。其中，鉴相器能够鉴定数控延时电路输出的信号与参考信号的相位差。控制器能够根据鉴相器的鉴定结果选择不同的工作模式，并生成六位延时控制字，对数控延时电路进行控制。64位译码器能够将六位延时控制字翻译成64位状态量。前置电路能够提高电路带载能力，将1路参考信号生成64路参考信号。数控延时电路能够接收64位状态量，并对64路参考信号对应地进行延时。
在本实用新型实施例中，鉴相器包括第一D触发器、第二D触发器、第一与非门和取反电路，第一D触发器连接分频器的输出端，第二D触发器连接数控延时电路的输出端，第一D触发器和第二D触发器的输出端分别与第一与非门的输入端连接，第一与非门的输出端连接取反电路的输入端连接，取反电路的输出端与控制器的输入端连接。第一与非门的输出端还分别与第一D触发器和第二D触发器的输入端连接，对第一D触发器和第二D触发器起到反馈作用。
在本实用新型实施例中，鉴相器还包括第一或门和锁定判断电路，第一D触发器和第二D触发器的输出端还分别与第一或门的输入端连接，第一或门的输出端和取反电路的输出端分别与锁定判断电路的输入端连接，锁定判断电路的输出端与控制器的输入端连接。
因此，鉴相器的输入信号为分频器对应输出端的参考信号和同一锁定环电路内的数控延时电路反馈的反馈信号，经过鉴相器内的各元件的处理后，由取反电路输出超前/滞后信号、由锁定判断电路输出锁定信号作为鉴相器的输出端输出的两路信号。
在本实用新型实施例中，鉴相器的工作原理为：通过第一D触发器采集参考信号，通过第二D触发器采集反馈信号。当参考信号与反馈信号之间不存在相位差时，经过第一或门后的信号与参考信号和反馈信号一致。当参考信号与反馈信号之间存在相位差时，第一或门输出的信号的占空比相较于参考信号和反馈信号会发生变化，然后通过第一与非门将信号重合的部分提取出来，并发送给取反电路。取反电路能够将重合的部分信号中的反馈信号为上升沿的时候的参考信号取反，得到超前/滞后标志。锁定判断电路能够根据取反电路与第一或门的共同结果，判定信号是否存在相位差，若存在，则输出标志位为“0”的锁定信号，控制控制器继续工作，若不存在，则输出标志位为“1”的锁定信号，时控制器进入锁定状态。即本实用新型实施例的鉴相器能够输出超前/滞后信号和锁定信号来判断参考信号和反馈信号的状态：当反馈信号滞后于参考信号时，超前/滞后标志位为“0”，锁定标志位为“0”，说明数控延时电路提供的延迟量过大，需要减少数控延时电路的个数，从而减少延时量；当反馈信号超前于参考信号时，超前/滞后标志位为“1”，锁定标志位为“0”，说明数控延时电路提供的延时量不足，需要增加数控延时电路的个数，从而增加延时量。当参考信号与反馈信号之间没有相位差时，此时锁定标志位为“1”，电路进入锁定状态。
在本实用新型实施例中，控制器包括六级依次串联的移位单元，移位单元包括第二或门和移位寄存器。分频器的输出端与第一级移位单元的移位寄存器的输入端连接，其它各级移位单元的移位寄存器的输入端与上一级移位单元的移位寄存器的输出端连接。取反电路的输出端分别与各级移位单元的移位寄存器的输入端连接。第六级移位单元的第二或门的输入端与锁定判断电路的输出端和使能信号连接，其它各级移位单元的第二或门的输入端与下一级移位单元的移位寄存器和第二或门的输出端连接。各级移位单元的第二或门的输出端分别与该级移位单元的移位寄存器的输入端连接。各级移位单元的移位寄存器的输出端还分别与64位译码器的输入端连接。
因此，控制器的输入信号为参考信号、超前/滞后信号、锁定信号以及使能信号，控制器的输出信号为第一级移位单元的移位寄存器至第六级移位单元的移位寄存器分别输出的六位延时控制字bit5,bit4,bit3,bit2,bit1,bit0。
在本实用新型实施例中，控制器的六个移位寄存器有三种工作模式：(1)将六个移位寄存器输出的六位延时控制字向右依次移动的移位模式(2)根据反馈信号相较于参考信号的超前或滞后来决定载入的增加或减小延时量的数据载入模式(3)保持当前延迟量的存储记忆模式。控制器的工作真值表为：当使能信号为“1”时，无论bit的输出为何值，输出该bit值的移位寄存器进入工作模式(1)；当使能信号为“0”且bit输出为“1”时，输出该bit值的移位寄存器进入工作模式(2)；当使能信号为“0”且bit输出为“0”时，输出该bit值的移位寄存器进入工作模式(3)。
在本实用新型实施例中，控制器工作原理为:当开始工作时，使能信号把第一级移位单元的移位寄存器A的输出值bit5置位为“1”，同时将其它各级移位单元的移位寄存器B,C,D,E,F的输出值bit4-bit0分别置位为“0”，此时整个控制器输出的六位延时控制字为“100000”。当鉴相器比较参考信号与反馈信号的相位关系后，产出鉴相结果超前/滞后信号和锁定信号，由超前/滞后信号和锁定信号共同来指导控制器工作(锁定标志优先)：当锁定信号为“0”且超前/滞后信号为“0”时，说明反馈信号滞后于参考信号，即延时量过大，应该减少数控延时电路的延时单元个数，此时第一级移位单元的移位寄存器A进入数据载入模式，其它各级移位单元的移位寄存器B,C,D,E,F进入向右移位模式，此时的控制器输出的六位延时控制字为“010000”，重新延时后由鉴相器再次进行比较，直至锁定信号为“1”；当锁定信号为“0”且超前/滞后信号为“1”时，说明反馈信号超前于参考信号，即延时量不够，应该增加数控延时电路的延时单元个数，此时第一级移位单元的移位寄存器A进入存储记忆模式，其它各级移位单元的移位寄存器B,C,D,E,F进入向右移位模式，此时的控制器输出的六位延时控制字为“110000”，重新延时后由鉴相器再次进行比较，直至锁定信号为“1”；当锁定信号为“1”时，各级移位单元的移位寄存器A,B,C,D,E,F的状态就会被锁定，即输出的六位延时控制字不再变化。
在本实用新型实施例中，如图4所示，移位寄存器包括数据选择器、第三D触发器和第二译码器，其中，数据选择器能够根据接收到的超前/滞后信号和锁定信号确定的工作模式，完成相应工作。第二译码器能够对超前/滞后信号和锁定信号进行翻译，进而确定数据选择器的工作模式。第三D触发器能够对当前状态进行记忆存储并持续输出。
在本实用新型实施例中，移位寄存器的具体工作原理为：首先，数据选择器将接收到的超前/滞后信号和锁定信号发送给第二译码器，第二译码器凭借超前/滞后信号和锁定信号判断当前反馈信号与参考信号的状态，并根据使能端接收到的使能信号与当前输出的bit值确定移位寄存器的工作模式，并将工作模式反馈给数据选择器，工作模式确定后由数据选择器将需要输出的bit值经第三D触发器输出给下一级移位寄存器以及64位译码器。
在本实用新型实施例中，为了满足ADC的需求，精准时钟为64位时钟信号，因此，数控延时电路需要输出64位时钟信号。在本实用新型实施例中，64位译码器将控制器的输出信号(即六位延时控制字)转换为64位延时信号(即64位状态量)，前置电路将分频器输出的参考信号转换为64位参考信号。
在本实用新型实施例中，前置电路由多级非门构成，其输入信号为参考信号，其输出信号为64路与参考信号同相位的64位参考信号，主要目的在于利用非门提升参考信号的带载能力。具体地，如图5所示，前置电路共由85个非门组成，共设有四级非门，每一个非门的下一级均设有四个非门。参考信号每经过一次非门，便反向一次，反向四次之后将会与原输入的参考信号同向，因此，经过前置电路的参考信号可以产生与原信号一致的64位参考信号CLK1-CLK64，提升了带载能力。
64位译码器是把由控制器输出的6位延时控制字bit5-bit0转换成选择数控延时电路个数的64位选择码64位控制字Scode1-Scode64输出给数控延时电路。其具体对应如下所示：
“000000”-“000000000000000000000000000000000000000000000000000000000 0000001”；
“000001”-“0000000000000000000000000000000000000000000000000000000 000000010”；
“000010”-“0000000000000000000000000000000000000000000000000000000000 000100”；
“111110”-“0100000000000000000000000000000000000000000000000000000000 000000”；
“111111”-“1000000000000000000000000000000000000000000000000000000000 000000”。
在本实用新型实施例中，数控延时电路由多级与门和或非门构成，其能够接收来自64位译码器和前置电路输出的信号，并且输出反馈信号或者精准时钟。如图6所示，数控延时电路是由64组延时单元级联构成，每一组延时单元包含一个第一与门和两个第一或非门。数控延时电路由64位译码器输出的64位控制字Scode1-Scode64和前置电路输出的64路参考信号作为输入信号，输出信号为反馈信号，当反馈信号与参考信号一致时，输出则为精准时钟信号。其中，第一与门的工作原理是“仅当输入全为‘1’时，输出为‘1’，其他情况为‘0’”，因此只当Scode＝“1”时，参考信号才可以从与门进入，与门仅起到了门限的作用，真正的延时单元是两个第一或非门，当参考信号从第一与门进入后，先后经过本延时单元的两个第一或非门，之后再经过其它延时单元，完成延时后由最后一组延时单元对信号进行输出比较，直至与参考信号一致。
当四路时钟信号全部完成精准输出后，再经由FPGA分别输出给四片ADC控制其分时采样，实现时间交替采样技术。
以上实施例仅为本实用新型的示例性实施例，不用于限制本实用新型，本实用新型的保护范围由权利要求书限定。本领域技术人员可以在本实用新型的实质和保护范围内，对本实用新型做出各种修改或等同替换，这种修改或等同替换也应视为落在本实用新型的保护范围内。