一种模数转换方法及装置与流程
本发明涉及图像处理领域，具体而言，涉及一种模数转换方法及装置。
背景技术：
在目前市面上可见的逐次逼近模数转换器系统中，主要由采样开关、数模转换器、比较器、逐次逼近逻辑、异步时序、锁存输出组成。逐次逼近模数转换器因为结构简单、易在标准互补金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)工艺中集成、功耗低等优势在中等精度、中高速方面获得广泛应用。
输入信号经过采样以后送给比较器，比较器的结果送给逐次逼近逻辑并锁存，逐次逼近逻辑控制切换数模转换器的电容阵列。当完成所有位的转换以后，对锁存的信号进行统一输出。图1是传统逐次逼近模数转换器框图系统的框图，如图1所示，一般由一路高频的系统时钟clk去产生采样时钟clks，其中高电平部分分配给采样，低电平部分分配给转换。图2是异步转换时钟和采样时钟时序关系的示意图，其时序关系如图2所示。
一般情况下，产生时钟有两种方案。方案一的处理方法是，分别给采样和转换分配固定的时钟，例如利用系统时钟clk产生一个30％占空比的clks，用来对输入信号进行采样，然后剩余的70％时间用来转换。该方法实现简单，只需要用高频系统时钟去产生该需求的两路时钟就可以，但是如果把采样时间留的充裕，留给转换的时间就比较少，当系统提高速度的时候，不能保证n次转换全部完成，这样在采样裕度很大的情况下，整体adc有效位却急骤下降。例如一个10bit的adc，由于采样速度的提高其只完成了8次转换，这样整体的有效位不会超过8bit。另外一种方案是采样时钟clks的占空比不是确定的，其开始信号是由转换结束标志信号(eoc)和系统时钟一起确定的，当eoc信号的下降沿没有超过产生clk的上升沿的时候，clks信号由clk上升沿确定，图3是采样时间未压缩情形的示意图，如图3所示。当速度不够时，转换时间就会占据采样时间。正常下一个周期的采样开始信号虚线所示，但是由于异步时钟asyn_clk结束信号超过clk上升沿，这样导致eoc信号下降沿超过clk上升沿，此时clks上升沿由eoc的下降沿确定。这种方法一味压缩采样信号，可能会出现以下几种情形：
asyn_clk结束信号超过clks一点，保证最后一位转换，这样由于clks设计留有裕度，对采样的影响基本可以忽略。例如，设计留有裕量，采样时间占30％，转换时间占70％，但是20％的采样时间就能达到精度要求。图4是采样时间轻微压缩情形的示意图，如图4所示；asyn_clk结束信号超过clks很多，例如最后四位没有完成转换，图5是采样时间过度压缩情形的示意图，如图所示，此时为了保证转换，去压缩采样时间，导致采样精度损失超过四位，这样系统整体的有效位下降。
采样时间和转换时间固定，不能充分利用采样时间的裕度，导致有部分转换完成不了时候整体的精度损失；利用压缩采样时间裕度的方案，虽然转换位数是提高了，但是整体adc的精度没有提高。
针对相关技术中利用压缩采样时间裕度的方案，虽然提高了转换位数，但是没有提高整体adc的精度的问题，尚未提出解决方案。
技术实现要素：
本发明实施例提供了一种模数转换方法及装置，以至少解决相关技术中利用压缩采样时间裕度的方案，虽然提高了转换位数，但是没有提高整体adc的精度的问题。
根据本发明的一个实施例，提供了一种模数转换方法，包括：
产生分频输出信号clka；
以预定时间周期对所述clka进行压缩得到采样时间，根据压缩后的采样时间与预定阈值的比较结果进行模数转换，直到转换得到n位数字信号；
将转换后的n位数字信号同步输出，其中，n为大于1的整数。
可选地，以预定时间周期对所述clka进行压缩得到采样时间，根据压缩后的采样时间与预定阈值的比较结果进行模数转换，直到转换得到n位数字信号包括：
以预定时间周期对所述clka进行压缩得到所述采样时间，将压缩后的采样时间与所述预定阈值进行比较，得到所述比较结果；根据所述比较结果确定是否需要调整所述转换次数，在确定的结果为是的情况下，调整所述转换次数之后进行模数转换；在确的结果为否的情况下，直接进行模数转换，直到转换得到所述n为数字信号。
可选地，以预定时间周期对所述clka进行压缩得到所述采样时间，将压缩后的采样时间与所述预定阈值进行比较，得到所述比较结果；根据所述比较结果确定是否需要调整所述转换次数，在确定的结果为是的情况下，调整所述转换次数之后进行模数转换；在确的结果为否的情况下，直接进行模数转换，直到转换得到所述n为数字信号包括：
当j＝1时，根据预先设置的压缩初始值对所述clka进行第一次压缩得到第一次压缩后的采样时间；
判断所述第一次压缩后的采样时间是否大于或等于所述预定阈值；
在判断结果为是的情况下，停止压缩所述clka，压缩掉第n低位的转换，进行第j次转换得到第n位数字信号；在判断结果为否的情况下，进行第j次转换得到所述第n位数字信号，其中，n＝1；
当j大于或等于2时，重复执行以下步骤，直到转换得到所述n位数字信号，其中，j的初始值为2：
根据转换开始标志信号soc的延迟时间确定压缩所述clka的压缩值，根据所述压缩值对所述clka进行第j次压缩得到第j次压缩后的采样时间；判断所述第j次压缩后的采样时间是否大于或等于所述预定阈值，在判断结果为是的情况下，停止压缩所述clka，压缩掉第n低位的转换，进行第j次转换得到第n-j+1位数字信号；在判断结果为否的情况下，进行第j次转换得到所述第n-j+1位数字信号，其中，n小于j，j小于或等于n，n，j为正整数，n＝n+1；
j＝j+1。
可选地，判断所述压缩后的采样时间是否大于或等于所述预定阈值包括：
在所述预定阈值为多个的情况下，判断所述压缩后的采样时间是否大于或等于多个预定阈值中的一个预定阈值。
可选地，所述方法还包括：
对被压缩掉的位增加伪随机二进制序列prbs。
可选地，将转换后的n位数字信号同步输出包括：
对被压缩掉的n位增加伪随机二进制序列prbs后与转换后的n位数字信号同步输出。
可选地，判断所述压缩后的采样时间是否大于或等于所述预定阈值包括：
通过转换开始标志信号soc与所述clka的相位关系判断所述压缩后的采样时间是否大于或等于所述预定阈值。
可选地，通过所述soc与所述clka的相位关系判断所述压缩后的采样时间是否大于或等于所述预定阈值包括：
判断所述soc的下降沿是否超过所述clka的下降沿；
在判断结果为是的情况下，确定所述压缩后的采样时间大于或等于所述预定阈值；
在判断结果为否的情况下，确定所述压缩后的采样时间小于所述预定阈值。
可选地，在以预定时间周期对所述clka进行压缩得到采样时间之前，所述方法还包括：
确定开始转换信号soc的下降沿在系统时钟clk下降沿之后到来。
根据本发明的另一个实施例，还提供了一种模数转换装置，包括：
产生模块，用于产生分频输出信号clka；
转换模块，用于以预定时间周期对所述clka进行压缩得到采样时间，根据压缩后的采样时间与预定阈值的比较结果进行模数转换，直到转换得到n位数字信号；
同步输出模块，用于将转换后的n位数字信号同步输出，其中，n为大于1的整数。
可选地，所述转换模块，还用于
以预定时间周期对所述clka进行压缩得到所述采样时间，将压缩后的采样时间与所述预定阈值进行比较，得到所述比较结果；根据所述比较结果确定是否需要调整所述转换次数，在确定的结果为是的情况下，调整所述转换次数之后进行模数转换；在确的结果为否的情况下，直接进行模数转换，直到转换得到所述n为数字信号。
可选地，所述转换模块包括：
压缩单元，用于当j＝1时，根据预先设置的压缩初始值对所述clka进行第一次压缩得到第一次压缩后的采样时间；
判断单元，用于判断所述第一次压缩后的采样时间是否大于或等于所述预定阈值；
转换单元，用于在判断结果为是的情况下，停止压缩所述clka，压缩掉第n低位的转换，进行第j次转换得到第n位数字信号；在判断结果为否的情况下，进行第j次转换得到所述第n位数字信号，其中，n＝1；
重复单元，用于当j大于或等于2时，重复执行以下步骤，直到转换得到所述n位数字信号，其中，j的初始值为2：
根据转换开始标志信号soc的延迟时间确定压缩所述clka的压缩值，根据所述压缩值对所述clka进行第j次压缩得到第j次压缩后的采样时间；判断所述第j次压缩后的采样时间是否大于或等于所述预定阈值，在判断结果为是的情况下，停止压缩所述clka，压缩掉第n低位的转换，进行第j次转换得到第n-j+1位数字信号；在判断结果为否的情况下，进行第j次转换得到所述第n-j+1位数字信号，其中，n小于j，j小于或等于n，n，j为正整数，n＝n+1；
j＝j+1。
可选地，所述判断单元，还用于
在所述预定阈值为多个的情况下，判断所述压缩后的采样时间是否大于或等于多个预定阈值中的一个预定阈值。
可选地，所述装置还包括：
增加单元，用于对被压缩掉的位增加伪随机二进制序列prbs。
可选地，所述同步输出模块，还用于
对被压缩掉的n位增加伪随机二进制序列prbs后与转换后的n位数字信号同步输出。
可选地，所述判断单元，还用于
通过转换开始标志信号soc与所述clka的相位关系判断所述压缩后的采样时间是否大于或等于所述预定阈值。
可选地，所述判断单元，还用于
判断所述soc的下降沿是否超过所述clka的下降沿；
在判断结果为是的情况下，确定所述压缩后的采样时间大于或等于所述预定阈值；
在判断结果为否的情况下，确定所述压缩后的采样时间小于所述预定阈值。
可选地，所述装置还包括：
确定模块，用于确定开始转换信号soc的下降沿在系统时钟clk下降沿之后到来。
根据本发明的又一个实施例，还提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。
根据本发明的又一个实施例，还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项方法实施例中的步骤。
通过本发明，产生分频输出信号clka；以预定时间周期对所述clka进行压缩得到采样时间，根据压缩后的采样时间与预定阈值的比较结果进行模数转换，直到转换得到n位数字信号；将转换后的n位数字信号同步输出，可以解决相关技术中利用压缩采样时间裕度的方案，虽然提高了转换位数，但是没有提高整体adc的精度的问题，提高整体adc的转换精度。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是传统逐次逼近模数转换器框图系统的框图；
图2是异步转换时钟和采样时钟时序关系的示意图；
图3是采样时间未压缩情形的示意图；
图4是采样时间轻微压缩情形的示意图；
图5是采样时间过度压缩情形的示意图；
图6是本发明实施例的一种模数转换方法的移动终端的硬件结构框图；
图7是根据本发明实施例的一种模数转换方法的流程图；
图8是根据本发明实施例的系统功能的框图；
图9是根据本发明实施例的模数转换的流程图；
图10是根据本发明优选实施例的模数转换的流程图；
图11是根据本发明实施例的采样时钟产生电路应用实例的示意图；
图12是根据本发明实施例的四分频电路应用实例的示意图；
图13是根据本发明实施例的四分频电路时序的示意图；
图14是根据本发明实施例的采样时间压缩电路应用实例的示意图；
图15是根据本发明实施例的采样时钟由系统分频时钟clka决定的示意图；
图16是根据本发明实施例的采样时钟由soc下降沿和clka上升沿决定的示意图；
图17是根据本发明实施例的采样时间压缩阈值判断电路应用实例的示意图；
图18是根据本发明实施例的采样时间压缩阈值判断时序应用实例的示意图；
图19是根据本发明实施例的转换次数调整控制电路的应用实例的示意图；
图20是根据本发明实施例的转换次数调整控制时序的应用实例的示意图；
图21是根据本发明实施例的转换次数调整电路的应用实例的示意图；
图22是根据本发明实施例的1latch输出电路应用实例的示意图；
图23是根据本发明实施例的模数转换装置的框图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
实施例1
本申请实施例一所提供的方法实施例可以在移动终端、计算机终端或者类似的运算装置中执行。以运行在移动终端上为例，图6是本发明实施例的一种模数转换方法的移动终端的硬件结构框图，如图6所示，移动终端10可以包括一个或多个(图6中仅示出一个)处理器102(处理器102可以包括但不限于微处理器mcu或可编程逻辑器件fpga等的处理装置)和用于存储数据的存储器104，可选地，上述移动终端还可以包括用于通信功能的传输设备106以及输入输出设备108。本领域普通技术人员可以理解，图6所示的结构仅为示意，其并不对上述移动终端的结构造成限定。例如，移动终端10还可包括比图6中所示更多或者更少的组件，或者具有与图6所示不同的配置。
存储器104可用于存储计算机程序，例如，应用软件的软件程序以及模块，如本发明实施例中的报文接收方法对应的计算机程序，处理器102通过运行存储在存储器104内的计算机程序，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至移动终端10。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括移动终端10的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(networkinterfacecontroller，简称为nic)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(radiofrequency，简称为rf)模块，其用于通过无线方式与互联网进行通讯。
在本实施例中提供了一种运行于上述移动终端或网络架构的模数转换方法，图7是根据本发明实施例的一种模数转换方法的流程图，如图7所示，该流程包括如下步骤：
步骤s702，产生分频输出信号clka；
步骤s704，以预定时间周期对所述clka进行压缩得到采样时间，根据压缩后的采样时间与预定阈值的比较结果进行模数转换，直到转换得到n位数字信号；
步骤s706，将转换后的n位数字信号同步输出，其中，n为大于1的整数。
可选地，上述步骤s704具体可以包括：
当j＝1时，根据预先设置的压缩初始值对所述clka进行第一次压缩得到第一次压缩后的采样时间；
判断所述第一次压缩后的采样时间是否大于或等于所述预定阈值；
在判断结果为是的情况下，停止压缩所述clka，压缩掉第n低位的转换，进行第j次转换得到第n位数字信号；在判断结果为否的情况下，进行第j次转换得到所述第n位数字信号，其中，n＝1；
当j大于或等于2时，重复执行以下步骤，直到转换得到所述n位数字信号，其中，j的初始值为2：
根据转换开始标志信号soc的延迟时间确定压缩所述clka的压缩值，根据所述压缩值对所述clka进行第j次压缩得到第j次压缩后的采样时间；判断所述第j次压缩后的采样时间是否大于或等于所述预定阈值，在判断结果为是的情况下，停止压缩所述clka，压缩掉第n低位的转换，进行第j次转换得到第n-j+1位数字信号；在判断结果为否的情况下，进行第j次转换得到所述第n-j+1位数字信号，其中，n小于j，j小于或等于n，n，j为正整数，n＝n+1；
j＝j+1。
本发明实施例中，可以设置多档判断阈值，即可能有多个预定阈值，具体地，在所述预定阈值为多个的情况下，判断所述压缩后的采样时间是否大于或等于多个预定阈值中的一个预定阈值。
本发明实施例中，为了提高整体的微分非线性、积分非线性(dnl/inl)，对被压缩掉的位增加伪随机二进制序列prbs，进一步地，对被压缩掉的n位增加伪随机二进制序列prbs后与转换后的n位数字信号同步输出。
本发明实施例中，判断所述压缩后的采样时间是否大于或等于所述预定阈值具体可以包括：通过转换开始标志信号soc与所述clka的相位关系判断所述压缩后的采样时间是否大于或等于所述预定阈值，进一步地，判断所述soc的下降沿是否超过所述clka的下降沿；在判断结果为是的情况下，确定所述压缩后的采样时间大于或等于所述预定阈值；在判断结果为否的情况下，确定所述压缩后的采样时间小于所述预定阈值。
本发明实施例中，在以预定时间周期对所述clka进行压缩得到采样时间之前，确定开始转换信号soc的下降沿在系统时钟clk下降沿之后到来。若开始转换信号soc的下降沿不是在系统时钟clk下降沿之后到来，则直接进行转换即可。
本发明实施例提出一种新型逐次逼近模数转换器的控制方法，当转换没有完成的时候，系统自动压缩采样时间；当采样时间压缩到设计阈值的时候，停止压缩采样时间，减少转换次数，对没有进行转换的位加入伪随机二进制序列，提高整体的微分非线性、积分非线性(dnl/inl)。图8是根据本发明实施例的系统功能的框图，如图8所示，包括：
采样时钟产生，采样时间压缩阈值判断，转换次数调整，伪随机二进制序列(prbs)产生，latch输出五个模块。系统时钟送给采样时钟产生模块以后，首先判断是否需要对采样时间进行压缩，如果不需要，直接转换输出就可以了。如果需要压缩采样时间，需要接着判断采样时间是否达到阈值，如果没有达到，按照正常转换；如果达到了采样时间阈值，需要减少一位转换位数，进行新一轮采样时间是否达到阈值判断，直到没有达到阈值，完成采样时间阈值的判断。根据减少转换位数的结果，选择对应的prbs输出送给latch输出，得到最终的n位结果。
图9是根据本发明实施例的模数转换的流程图，如图9所示，包括：
步骤s901，采样时钟产生，系统时钟clk经过分频电路产生分频输出信号clka；
步骤s902，采样时间压缩阈值判断，判断采用时间压缩到预定阈值，在判断结果为否的情况下，执行步骤s903；在判断结果为是的情况下，执行步骤s904；
步骤s903，正常转换；
步骤s904，转换次数调整，减少一次转换次数；
步骤s905，伪随机二进制序列(prbs)产生；
步骤s906，将增加prbs之后的低位与正常转换的位一起通过latch输出。
图10是根据本发明优选实施例的模数转换的流程图，如图10所示，包括：
步骤s1001，采样时钟产生，系统时钟clk经过分频电路产生分频输出信号clka；
步骤s1002，判断soc信号的下降沿是否在系统时钟clk下降沿后面到来，如果不是，执行步骤s1003，如果是，执行步骤s1005；
步骤s1003，采用时钟clks不变；
步骤s1004，进行正常转换；
步骤s1005，压缩采样时间；
步骤s1006，采样时间压缩以后系统判断是否达到采样时间压缩的阈值，如果没有达到，执行步骤s1004；如果达到阈值，执行步骤s1007；
步骤s1007，减少一次转换次数；
步骤s1008，伪随机二进制序列(prbs)产生；
步骤s1009，将增加prbs之后的低位与正常转换的位一起通过latch输出。
然后再进行重复判断，至到正常转换位置。正常转换位经过latch直接输出，而减少的转换位数，通过增加伪随机二进制序列通过latch输出。
下面对上述各个模块进行详细说明。
采样时钟产生电路：采样时钟产生电路包括分频电路和采样时间压缩电路。假设不压缩采样情况下的采样时间为1个系统clock，然后使用3个系统clock来进行转换，则采样时钟为系统时钟的4分频。分频后的时钟与转换开始信号经过采样时间压缩系统以后产生系统采样时钟，图11是根据本发明实施例的采样时钟产生电路应用实例的示意图，如图11所示，系统时钟clk是分频电路的输入，经过分频电路以后，得到需要的采样时钟频率，如上所述，未压缩情况下采样时间和转换时间比为1:3，则通过四分频电路得到a点的频率。
图12是根据本发明实施例的四分频电路应用实例的示意图，如图12所示，分频电路ffd采用下降沿采样，复位状态下输出为高电平，低电平有效，图13是根据本发明实施例的四分频电路时序的示意图，典型时序如图13所示。
图14是根据本发明实施例的采样时间压缩电路应用实例的示意图，如图14所示，通过或非门确定clks，
采样时间压缩阈值判断--识别采样时间压缩是否已经超过设定的阈值，如果超过该阈值，表示此时若再压缩采样时间，由于采样时间压缩导致采样精度的下降会高于减少转换次数导致精度的下降，此时应该产生减少转换次数使能；当减少转换次数导致整体的精度损失大于再次压缩采样时间导致精度损失的时候，需要再次切换采样时间压缩的阈值，通过压缩采样时间来达到系统最优性能。因为soc信号的下降沿和采样时间的上升沿存在如下关系：当采样时间没有被压缩的时候，soc的下降沿会早于clka的下降沿；当采样时间被压缩的时候，soc的下降沿晚于clka下降沿，所以可以利用soc与clka的相位关系来判断采样时间是否达到阈值。图17是根据本发明实施例的采样时间压缩阈值判断电路应用实例的示意图，如图17所示，soc通过不同的延迟来产生不同的采样时间压缩判断阈值，soc经过的延迟越长，如socd2，其越容易被clka信号采样到高电平，表示其采样压缩阈值小，允许压缩的采样时间少，而socd1经过的延迟少，相比较socd2需要压缩更多的采样时间才能被clka采样到高电平，表示其采样阈值大。short<m:0>表示减少的转换次数，当第2-m为短接时(短接最高位为高)，将soc的delay切换到socd1，进一步增加压缩时间。默认压缩采用socd2路径，此时的sel＝1。控制压缩采样时间的多少通过调节两个delay调节。图18是根据本发明实施例的采样时间压缩阈值判断时序应用实例的示意图，在a点，不管采用socd1还是socd2，clka上升沿采样到的都是低电平，表示压缩采样时间后产生的soc还没有超过采样时间阈值，还可以继续压缩。在图18中b点，不管采用socd1还是socd2，clka上升沿采样到的都是高电平，表示压缩采样时间后产生的soc超过采样时间阈值，需要进一步减少转换位数。在图18中c点表示如果采用采样时间压缩的第一档，此时采样时间压缩已经超过阈值，需要继续减少转换次数，但是采用采样时间压缩的第二档，没有超过阈值。
转换次数调整电路主要是根据使能信号ensel值去调整转换次数。当ensel从0变为1时，表示采样时间压缩到阈值，需要减少转换次数。ensel首先控制将最低位转换截断，然后在下一个比较周期结束后判断是否压缩到阈值(ensel是否为1)，如果此时ensel继续保持为1，需要继续压缩转换位数，此时再截断次低位，等待下一个比较周期看ensel是否变为低。如果ensel变为低，表示压缩到最低阈值，此时转换次数是最优的。
本发明实施例中，采样时间裕度动态调节，使得采样精度和转换精度控制在一个合理的范围内。图19是根据本发明实施例的转换次数调整控制电路的应用实例的示意图，如图19所示，以5位短接为例进行说明。short<4:0>默认值是0，所以short＝0，当ensel＝1时，shorto<0>＝1，在下一个转换开始以后将short<0>latch为shorto<0>的状态1。因为short<0>变为1了，所以short＝1，则shorto<0>,再下一个转换开始以后，short<0>被latch为0。在第一个周期，因为short<1:0>＝00,所以short<1>＝0,下一个周期，因为short<0>变为1，所以shorto<1>变为1，下一个周期short<1>＝1，如果ensel一直为高，1一直传递到short<4>。图20是根据本发明实施例的转换次数调整控制时序的应用实例的示意图，如图20所示，因为short<4:0>默认值是0，所以sel＝1，soc到a的延迟选择长路径，延迟1.8ns。转换开始后，经过1个周期以后，发现转换时间不够，所以会压缩第二个周期的采样时间，此时采样时间被压缩到913ps。此时采样压缩阈值判断模块工作，发现clka上升沿采集到的a点为高电平，超过采样时间阈值，需要减少转换次数，此时将转换次数减少使能(ensel)置高，在latch_clk的第二个上升沿将short<0>置高，short<4:1>置低，压缩掉最低位的转换。第二次转换完成以后，第三次的采样时间增大到1.23ns。此时clka的上衍生采集到的a点仍然为高电平，使得采样时间阈值压缩模块输出ensel保持为高电平。转换次数调整电路使得short<0>，short<4:2>为低电平，short<1>高电平，此时会触发压缩掉倒数第二位的转换。第三次转换完成以后，第四次的采样时间增大到1.56ns。此时clka的上衍生采集到的a点仍然为高电平，使得采样时间阈值压缩模块输出ensel保持为高电平。转换次数调整电路使得short<1:0>，short<4:3>为低电平，short<2>高电平，此时会触发压缩掉倒数第三位的转换。由于short<2>高电平，此时会触发采样时间压缩阈值判断模块的sel为低电平，减少soc到a点的延迟为1ns。系统认为此时转换次数的压缩导致精度下降已经快于采样时间导致精度的下降，进一步减少采样时间。第五次的采样时间已经达到1.8ns，此时clka的上衍生采集到的a点仍然为低电平，使得采样时间阈值压缩模块输出ensel为低电平。系统认为已经达到采样时间和转换次数的平衡，会保持short<1:0>，short<4:3>为低电平，short<2>高电平。
图21是根据本发明实施例的转换次数调整电路的应用实例的示意图，如图21所示，通过short<4:0>来选择第五位的转换是否进行，1表示对应的开关选通。对于多为控制可以直接扩展。
对于被截断的位数，通过增加伪随机二进制序列(pseudo-randombinarysequence)来提高整体的dnl/inl，可以取其中任意几位作为被截断位的输出，来提高整体的dnl/inl。对于latch输出，根据短接的位数，来选择加入随机码的位数，本发明实施例以一个10位的latch，短接位数4为例进行说明，图22是根据本发明实施例的latch输出电路应用实例的示意图，如图22所示，通过short来选择输出数据是实际转换的输出的data<3:0>或由prbs输出的prbs<3:0>，经过lacth同步输出得到b<3:0>和b<9:4>。
本发明实施例，采样时间的压缩可以动态调节，达到采样时间和转换时间的动态平衡。采样速度和转换精度的动态调节，满足不同的应用需求。对于减少的位数，通过增加了prbs提高了静态指标。
实施例2
本发明实施例，还提供了一种模数转换装置，图23是根据本发明实施例的模数转换装置的框图，如图23所示，包括：
产生模块232，用于产生分频输出信号clka；
转换模块234，用于以预定时间周期对所述clka进行压缩得到采样时间，根据压缩后的采样时间与预定阈值的比较结果进行模数转换，直到转换得到n位数字信号；
同步输出模块236，用于将转换后的n位数字信号同步输出，其中，n为大于1的整数。
可选地，所述转换模块234，还用于
以预定时间周期对所述clka进行压缩得到所述采样时间，将压缩后的采样时间与所述预定阈值进行比较，得到所述比较结果；根据所述比较结果确定是否需要调整所述转换次数，在确定的结果为是的情况下，调整所述转换次数之后进行模数转换；在确的结果为否的情况下，直接进行模数转换，直到转换得到所述n为数字信号。
可选地，所述转换模块包括：
压缩单元，用于当j＝1时，根据预先设置的压缩初始值对所述clka进行第一次压缩得到第一次压缩后的采样时间；
判断单元，用于判断所述第一次压缩后的采样时间是否大于或等于所述预定阈值；
转换单元，用于在判断结果为是的情况下，停止压缩所述clka，压缩掉第n低位的转换，进行第j次转换得到第n位数字信号；在判断结果为否的情况下，进行第j次转换得到所述第n位数字信号，其中，n＝1；
重复单元，用于当j大于或等于2时，重复执行以下步骤，直到转换得到所述n位数字信号，其中，j的初始值为2：
根据转换开始标志信号soc的延迟时间确定压缩所述clka的压缩值，根据所述压缩值对所述clka进行第j次压缩得到第j次压缩后的采样时间；判断所述第j次压缩后的采样时间是否大于或等于所述预定阈值，在判断结果为是的情况下，停止压缩所述clka，压缩掉第n低位的转换，进行第j次转换得到第n-j+1位数字信号；在判断结果为否的情况下，进行第j次转换得到所述第n-j+1位数字信号，其中，n小于j，j小于或等于n，n，j为正整数，n＝n+1；
j＝j+1。
可选地，所述判断单元，还用于
在所述预定阈值为多个的情况下，判断所述压缩后的采样时间是否大于或等于多个预定阈值中的一个预定阈值。
可选地，所述装置还包括：
增加单元，用于对被压缩掉的位增加伪随机二进制序列prbs。
可选地，所述同步输出模块，还用于
对被压缩掉的n位增加伪随机二进制序列prbs后与转换后的n位数字信号同步输出。
可选地，所述判断单元，还用于
通过转换开始标志信号soc与所述clka的相位关系判断所述压缩后的采样时间是否大于或等于所述预定阈值。
可选地，所述判断单元，还用于
判断所述soc的下降沿是否超过所述clka的下降沿；
在判断结果为是的情况下，确定所述压缩后的采样时间大于或等于所述预定阈值；
在判断结果为否的情况下，确定所述压缩后的采样时间小于所述预定阈值。
可选地，所述装置还包括：
确定模块，用于确定开始转换信号soc的下降沿在系统时钟clk下降沿之后到来。
需要说明的是，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块均位于同一处理器中；或者，上述各个模块以任意组合的形式分别位于不同的处理器中。
实施例3
本发明的实施例还提供了一种存储介质，该存储介质中存储有计算机程序，其中，该计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。
可选地，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的计算机程序：
s1，产生分频输出信号clka；
s2，以预定时间周期对所述clka进行压缩得到采样时间，根据压缩后的采样时间与预定阈值的比较结果进行模数转换，直到转换得到n位数字信号；
s3，将转换后的n位数字信号同步输出，其中，n为大于1的整数。
可选地，在本实施例中，上述存储介质可以包括但不限于：u盘、只读存储器(read-onlymemory，简称为rom)、随机存取存储器(randomaccessmemory，简称为ram)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。
实施例4
本发明的实施例还提供了一种电子装置，包括存储器和处理器，该存储器中存储有计算机程序，该处理器被设置为运行计算机程序以执行上述任一项方法实施例中的步骤。
可选地，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。
可选地，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：
s1，产生分频输出信号clka；
s2，以预定时间周期对所述clka进行压缩得到采样时间，根据压缩后的采样时间与预定阈值的比较结果进行模数转换，直到转换得到n位数字信号；
s3，将转换后的n位数字信号同步输出，其中，n为大于1的整数。
可选地，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
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