低功率、宽范围、高容噪电平移位器的制作方法

本公开总体上涉及微电子电路，更具体地说，涉及多电压域集成电路中的电平移位器电路。

背景技术：

在诸如物联网(iot)、能量采集等低功率应用中，应用多电压电平技术以降低功耗或支持多个电源。电平移位器用作不同电源域的接口。信号处理或时钟路径中的电平移位器至关重要，因为预期电平移位器在宽电压范围内以低功率和高达几mhz的高容噪性操作。较高的频率对于低功率系统是罕见的，因为系统功率通常与工作频率成比例。

技术实现要素：

根据本发明的第一方面，提供一种用于将来自第一电压域的输入信号转换为第二电压域的输出信号的电平移位器，所述电平移位器包括：

电流镜，所述电流镜包括参考电流晶体管和镜像电流晶体管，其中

所述参考电流晶体管和所述镜像电流晶体管的栅电极被连结并连接到所述参考电流晶体管的漏电极；

下拉网络，所述下拉网络包括第一下拉晶体管和第二下拉晶体管，其中

所述第一和第二下拉晶体管的栅电极分别连接到输入信号节点和反相输入信号节点，并且

所述第一下拉晶体管和所述第二下拉晶体管的导电沟道分别与所述参考电流晶体管和所述镜像电流晶体管的导电沟道串联连接；

上拉晶体管，所述上拉晶体管具有连接到位于所述镜像电流晶体管与所述第二下拉晶体管之间的中间节点的导电沟道；

转变控制晶体管，所述转变控制晶体管具有连接到所述参考电流晶体管的所述栅电极的导电沟道；

第一反相器和第二反相器，所述第一反相器和所述第二反相器串联连接在所述中间节点与输出信号节点之间，其中

控制节点位于所述第一反相器与所述第二反相器之间，并且

所述上拉晶体管和所述转变控制晶体管的栅电极连接到所述控制节点；以及

截止晶体管，所述截止晶体管具有连接到所述控制节点的栅电极和串联连接在所述第一下拉晶体管的所述导电沟道与用于所述第一电压域和所述第二电压域的公共负电源电压之间的导电沟道。

在一个或多个实施例中，所述输入信号包括在所述第一电压域中的第一正电源电压处的逻辑高状态，

所述输出信号包括在所述第二电压域中的第二正电源电压处的逻辑高状态，并且

所述第二正电源电压大于所述第一正电源电压。

在一个或多个实施例中，所述下拉网络进一步包括串联连接在所述第一下拉晶体管与所述第二下拉晶体管的所述栅电极之间的第三反相器，其中所述第三反相器连接到所述第一正电源电压，并且被配置成输出所述负电源电压或所述第一正电源电压。

在一个或多个实施例中，通过所述参考电流晶体管、所述第一下拉晶体管和所述截止晶体管的串联连接的导电沟道在所述第二正电源电压与所述负电源电压之间形成电流传导路径。

在一个或多个实施例中，所述截止晶体管被配置成在所述中间节点已经转变到逻辑高状态之后切断所述电流传导路径，并且

所述转变控制晶体管被配置成在所述中间节点已经转变到所述逻辑高状态之后断开所述电流镜。

在一个或多个实施例中，通过在所述第二正电源电压与所述中间节点之间串联连接的所述镜像电流晶体管的所述导电沟道形成第一充电路径，

通过在所述第二正电源电压与所述中间节点之间串联连接的所述上拉晶体管的所述导电沟道形成第二充电路径，并且

所述转变控制晶体管串联连接在所述第二正电源电压与所述参考电流晶体管的所述栅电极之间。

在一个或多个实施例中，在所述中间节点已经转变到逻辑高状态后：

所述控制节点、所述转变控制晶体管和所述上拉晶体管形成充电控制电路，所述充电控制电路被配置成将所述中间节点从所述第一充电路径切换到所述第二充电路径，以在所述中间节点处保持所述逻辑高状态。

在一个或多个实施例中，当所述输入信号节点处呈现逻辑高状态时：

所述第一下拉晶体管被配置成接通所述电流镜，

所述镜像电流晶体管被配置成对所述中间节点充电，

所述第一反相器被配置成将所述控制节点下拉到逻辑低状态，所述逻辑低状态被配置成接通所述转变控制晶体管和所述上拉晶体管，

所述转变控制晶体管被配置成在所述上拉晶体管接通时断开所述电流镜，

所述控制节点处的所述逻辑低状态进一步被配置成断开所述截止晶体管，并且

所述截止晶体管被配置成切断通过所述参考电流晶体管、所述第一下拉晶体管和所述截止晶体管形成的电流传导路径。

在一个或多个实施例中，当所述输入信号节点处呈现逻辑低状态时：

所述第二下拉晶体管被配置成使所述中间节点放电，

所述第一反相器被配置成对所述控制节点充电，所述控制节点被配置成断开所述转变控制晶体管和所述上拉晶体管，并且

所述控制节点进一步接通所述截止晶体管。

在一个或多个实施例中，所述第二下拉晶体管的尺寸被设定为具有比所述上拉晶体管的上拉能力更强的下拉能力。

在一个或多个实施例中，所述第一下拉晶体管和所述第二下拉晶体管以及所述截止晶体管是n沟道晶体管，并且

所述参考电流晶体管和所述镜像电流晶体管、所述转变控制晶体管以及所述上拉晶体管是p沟道晶体管。

在一个或多个实施例中，所述电平移位器进一步包括：

禁用电路，所述禁用电路包括：

第一存取晶体管，所述第一存取晶体管具有耦合在所述参考电流晶体管与所述第二正电源电压之间的导电沟道，

第二存取晶体管，所述第二存取晶体管具有耦合在所述镜像电流晶体管与所述第二正电源电压之间的导电沟道，其中所述第一存取晶体管和所述第二存取晶体管具有已连结栅电极，

禁用反相器，所述禁用反相器具有连接到启用信号节点的输入端和连接到禁用信号节点的输出端，所述禁用信号节点连接到所述第一存取晶体管和所述第二存取晶体管的所述已连结栅电极，

第三下拉晶体管，所述第三下拉晶体管具有连接到所述禁用信号节点的栅电极和耦合在所述中间节点与所述负电源电压之间的导电沟道。

在一个或多个实施例中，当所述启用信号节点处呈现逻辑低状态时：

所述禁用反相器被配置成在所述禁用信号节点处输出逻辑高状态，所述逻辑高状态被配置成断开所述第一存取晶体管和所述第二存取晶体管，并且

所述禁用信号节点处的所述逻辑高状态进一步被配置成接通所述第三下拉晶体管，所述第三下拉晶体管被配置成使所述中间节点放电。

根据本发明的第二方面，提供一种用于将来自第一电压域的输入信号转换为第二电压域的输出信号的电平移位器，所述电平移位器包括：

第一n型晶体管和第二n型晶体管，所述第一n型晶体管和所述第二n型晶体管各自具有分别连接到输入信号节点和反相输入信号节点的栅电极；

第一p型晶体管和第二p型晶体管，其中

所述第一n型晶体管和所述第一p型晶体管的漏电极被连结，

所述第二n型晶体管和所述第二p型晶体管的漏电极在中间节点处连结，并且

所述第一p型晶体管和所述第二p型晶体管的栅电极被连结并连接到所述第一p型晶体管的所述漏电极；

第一反相器和第二反相器，所述第一反相器和所述第二反相器串联连接在所述中间节点与输出信号节点之间，其中控制节点位于所述第一反相器与所述第二反相器之间；

第三p型晶体管，所述第三p型晶体管具有连接到所述控制节点的栅电极和连接到所述第一p型晶体管和所述第二p型晶体管的所述已连结栅电极的漏电极；

第四p型晶体管，所述第四p型晶体管具有连接到所述控制节点的栅电极和连接到所述中间节点的漏电极；以及

第三n型晶体管，所述第三n型晶体管具有连接到所述控制节点的栅电极、连接到所述第一n型晶体管的源电极的漏电极以及连接到用于所述第一电压域和所述第二电压域的公共负电源电压的源电极。

在一个或多个实施例中，所述输入信号包括在所述第一电压域中的第一正电源电压处的逻辑高状态，

所述输出信号包括在所述第二电压域中的第二正电源电压处的逻辑高状态，并且

所述第二正电源电压大于所述第一正电源电压。

在一个或多个实施例中，所述第一p型晶体管、所述第二p型晶体管、所述第三p型晶体管和所述第四p型晶体管的源电极连接到所述第二正电源电压。

在一个或多个实施例中，所述第一反相器和所述第二反相器由所述第二正电源电压供电。

在一个或多个实施例中，所述电平移位器进一步包括：

第三反相器，所述第三反相器串联连接在所述第一n型晶体管与所述第二n型晶体管的所述栅电极之间，所述第三反相器由所述第一正电源电压供电。

在一个或多个实施例中，所述第三n型晶体管被配置成在所述中间节点已经响应于所述输入信号节点处的逻辑高状态而转变为逻辑高状态之后，切断通过所述第一p型晶体管、所述第一n型晶体管和所述第三n型晶体管的串联连接的导电沟道形成的电流传导路径，并且

所述第三p型晶体管被配置成在所述中间节点已经转变到所述逻辑高状态之后断开所述第一p型晶体管和所述第二p型晶体管。

在一个或多个实施例中，在所述中间节点转变到所述逻辑高状态后：

所述控制节点、所述第三p型晶体管和所述第四p型晶体管形成充电控制电路，所述充电控制电路被配置成从由所述第二p型晶体管提供的上拉电流切换到由所述第四p型晶体管提供的另一上拉电流，以在所述中间节点处保持所述逻辑高状态。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

通过参考附图，可以更好地理解本发明，并且使本领域技术人员清楚地了解本发明的许多目的、特征和优点。

图1是描绘根据本公开的一些实施例的示例电平移位器电路的电路示意图。

图2是描绘根据本公开的一些实施例的另一示例电平移位器电路的电路示意图。

图3是描绘基于常规交叉耦合pmos(p型金属氧化物半导体)的电平移位器的电路示意图。

图4是描绘基于常规电流镜的电平移位器的电路示意图。

图5是描绘常规威尔逊电流镜电平移位器的电路示意图。

本发明是通过示例的方式示出的且不受附图限制，在附图中，除非另有说明，否则相同的附图标记指示相似的元件。附图中的元件是为了简单和清楚起见而示出的，并且不一定按比例绘制。

具体实施方式

以下阐述旨在说明本发明的各实施例的详细描述，而不应被认为是限制性的。

概述

复合型半导体装置通常实施两个或更多个电源电压域，以实现提高的速度、功率和可靠性。在电压域之间的边界处使用电平移位器将逻辑信号从一个电压域传送到另一个电压域。电平移位器将逻辑高(例如，“1”)状态信号的电压电平从一个电压域转换到适合于目的电压域的电压。逻辑低(例如，“0”)状态信号的电压电平通常相同(例如，接地)。复合型半导体装置(比如片上系统(或soc))可能具有多个电平移位器，因此降低这些电平移位器本身的功耗非常重要，使得这些电平移位器不会损害多个电压域获得的功率节省。

图3示出了基于常规交叉耦合pmos(p型金属氧化物半导体)的电平移位器300的电路示意图，所述电平移位器300用于将信号从具有第一正电源电压vdd_低的低电压域转换到具有大于vdd_低的第二正电源电压vdd_高的高电压域。两个域具有公共负电源电压，接地。电平移位器300包括两个nmos(或n型金属氧化物半导体)晶体管mn1和mn2，两个pmos(或p型金属氧化物半导体)晶体管mp1和mp2，以及低电压域中的一个反相器li1。来自低电压域的输入信号in连接到mn1的栅电极和反相器li1的输入端，所述输入信号in可以是由vdd_低实现的逻辑高状态(例如，“1”)或由接地实现的逻辑低状态(例如，“0”)，所述反相器li1输出连接到mn2的栅极的反相输入信号。mn1和mn2的源电极(其中nmos“源极”在附图中由向外的箭头指示)接地。mn1和mn2的漏电极分别连接到mp1和mp2的漏电极，其中mn2和mp2的已连结漏电极标记为节点a。mp1的栅电极连接到mp2的漏电极，并且mp2的栅电极连接到mp1的漏电极，标记为节点b。mp1和mp2的源电极(其中pmos“源极”在附图中由向内的箭头指示)连接到vdd_高(在附图中标记为vddh)。反相器li1连接到vdd_低(在附图中标记为vddl)。mn2和mp2的已连结漏电极处的节点提供输出信号out，所述输出信号out可以是由vdd_高实现的逻辑高状态(例如，“1”)或者由接地实现的逻辑低状态(例如，“0”)。

pmos晶体管实施上拉网络，nmos晶体管实施下拉网络。当输入信号in处于逻辑高状态(例如，低电压域中的电压电平vdd_低)时，mn1被激活(或接通以传导电流)，并将节点b下拉到接地，进而激活(或接通)mp2。同时，mn2接收反相输入信号(或逻辑低)并被去激活(或断开以停止传导电流)，这允许mp2将节点a充电到逻辑高状态(例如，高电压域中的电压电平vdd_高)作为输出信号out。节点a处的逻辑高信号保持mp1断开。当in为逻辑低时(例如，低电压域中的接地)，mn1断开且mn2接通。mn2将节点a拉至接地达到逻辑低状态(例如，高电压域中的接地电压电平)作为输出信号out。由于节点a为低电平，因此mp1接通，从而对节点b充电并保持mp2断开。

常规交叉耦合电平移位器的一个问题是功耗，因为nmos晶体管在转变期间消耗更多的功率，所述转变是由于在操作期间在电压范围(例如，vdd_高到接地)内摆动时的瞬时直通电流造成的，这限制了工作电压范围的宽度。常规交叉耦合电平移位器300的另一个问题是上拉网络与下拉网络之间的强电流竞争，尤其是当从亚阈值区域(例如，低于0.7v)转换到更高电压(例如，高于1.8v或更高)时。由于下拉网络通常比上拉网络弱得多，因此需要扩大nmos晶体管的尺寸以克服上拉网络的强度，尤其是当vdd_高是在宽电压范围内比vdd_低高得多的电压电平时。然而，这种扩大尺寸将导致大面积的损失和功耗的增加(以及更大的直通电流)，并且对于实施来说是完全的不切实际的。nmos晶体管的尺寸也使得在亚阈值区域扩展交叉耦合电平移位器的工作电压范围变得困难。

图4示出了基于常规电流镜的电平移位器400的电路示意图，所述电平移位器400包括两个nmos晶体管mn1和mn2、两个pmos晶体管mp1和mp2以及三个反相器，一个在低电压域li1中，且两个在高电压域hi1和hi2中。晶体管mn1、mn2、mp1和mp2以及反相器li1以与上文结合图3描述的方式类似的方式连接。然而，mp1和mp2的栅电极在图4中被连结并连接到mp1的漏电极，而非像在图3中mp1和mp2的栅电极被交叉耦合。另外，mn2和mp2的已连结漏电极处的节点a连接到串联连接的反相器hi1和hi2，反相器hi1和hi2均连接到vdd_高。

当in为逻辑高时，mn1接通且mn2断开。mn1将节点b下拉到接地，接通mp1和mp2。mp2开始将节点a充电到逻辑高。为了确保输出信号out充分处于vdd_高，将节点a处的电压提供给串联连接的反相器hi1和hi2。当in为逻辑低时，mn1断开且mn2接通。mn2将节点a拉至接地，并且hi2处的输出为逻辑低。虽然基于常规电流镜的电平移位器400解决了交叉耦合电平移位器中存在的上拉和下拉竞争问题，但是当输入信号in为逻辑高时，在流过mp1和mn1的大静态电流中可以看到另一个问题，这在输入信号in始终保持在逻辑高电平时会导致大的待机功耗。另外，与基于下拉节点a所需的时间从逻辑高到逻辑低的输出下降转变相比，基于电流镜的电平移位器由于基于节点a充电所需的时间从逻辑低到逻辑高的输出上升转变的更大延迟而遭受非对称转变。

图5示出了常规威尔逊电流镜电平移位器电路500的电路示意图，所述电平移位器电路500包括两个nmos晶体管mn1和mn2、三个pmos晶体管mp1、mp2和mp3以及三个反相器，一个在低电压域li1中，且两个在高电压域hi1和hi2中。晶体管mn1、mn2、mp1和mp2以及反相器li1、hi1和hi2以与上文结合图4描述的方式类似的方式连接。然而，第三pmos晶体管mp3插入mp1与mn1的漏电极之间，其中mp3的栅电极连结到节点a(或mp2和mn2的共用漏电极)。mp3和mn1的已连结漏电极被标记为节点c。mp3提供反馈控制，以便通过在节点a的电压变为逻辑高(当in为逻辑高时)后断开路径来消除通过mp1和mn1的静态电流。然而，当通过mp1的电流被切断时，通过mp2的镜像电流减小，导致节点a处的电压降。该电压降导致反相器hi1上的大静态电流。

本公开提供了一种改进的电平移位器设计，所述电平移位器设计最小化功耗，实现了高噪声容限，并且具有宽范围的电压操作。本电平移位器设计是基于电流源的设计。本电平移位器通过在中间节点处的信号转变触发输出信号转变后及时关断强电流路径来实现低功耗和宽范围的电压操作。瞬时直通电流在宽电压范围内减小。另外，本电平移位器通过使用强上拉或下拉装置驱动信号路径中的所有内部信号节点来实现高噪声容限，这避免了任何内部高阻抗节点。通过强上拉或下拉内部信号节点，本设计对于耦合自相邻电路或内部信号变换的噪声具有鲁棒性。这些特征还使该设计适合于高达几mhz的低功耗和宽电压范围操作，如像物联网(iot)、能量采集等低功率应用。

示例性实施例

图1是改进的电平移位器电路100的电路示意图。电平移位器100包括三个nmos(n型或n沟道金属氧化物半导体)晶体管mn1、mn2和mn3，四个pmos(p型或p沟道金属氧化物半导体)晶体管mp1、mp2、mp3和mp4，以及三个反相器，一个在低电压域li1中，且两个在高电压域hi1和hi2中。本文描述的反相器可以使用互补金属氧化物半导体(cmos)技术来实施，并且晶体管可以使用金属氧化物半导体场效应晶体管(mosfet)技术来实施。应当认识到，尽管mosfet技术通常被称为金属氧化物半导体技术，但是这种晶体管的栅极通常由非金属导电材料(比如多晶硅)制成，并且这种晶体管的沟道可以用简单氧化物以外的绝缘体绝缘。

节点in102处的由电平移位器100接收的输入信号在使用第一正电源电压的第一电压域(比如使用vdd_低的低电压域)中可以处于逻辑高状态或逻辑低状态。节点out106处的由电平移位器100提供的输出信号在使用第二正电源电压的第二电压域(比如使用vdd_高的高电压域)中可以为逻辑高状态或逻辑低状态。第二正电源电压大于第一正电源电压，并且第一电压域和第二电压域具有公共负电源电压，比如接地。还示出了节点inn104处的中间信号，所述中间信号是第一电压域中输入信号的反相形式。

mn1的栅电极连接到电平移位器100的节点in102。mn1的栅电极还连接到反相器li1的输入端，所述反相器li1连接到第一正电源电压vdd_低(在附图中标注为vddl)(或由所述第一正电源电压vdd_低供电)。反相器li1的输出端在节点inn104处连接到mn2的栅电极。反相器l11的输出端在第一电压域中可以是逻辑高状态(例如，vddl处的“1”)或逻辑低状态(例如，接地处的“0”)。mn1的源电极(其中nmos“源极”在附图中由向外的箭头指示)连接到mn3的漏电极。mn2和mn3的源电极接地(或连接到公共负电源电压)。mn1和mn2可以被称为下拉网络中的下拉晶体管。

mn1的漏电极连接到mp1的漏电极。mn2的漏电极连接到mp2的漏电极，标记为节点a。mp1的栅电极连接到mp2的栅电极(例如，栅电极被连结)，mp2的栅电极也被连结到mp1的漏电极，标记为节点b。mp1和mp2的源电极连接到第二正电源电压vdd_高(在附图中标注为vddh)。mp1和mp2实施电流镜，其中参考电流在激活时通过mp1，并且镜像电流在激活时通过mp2。mp1也可以称为参考电流晶体管，并且mp2可以称为镜像电流晶体管。注意，当逻辑高状态信号被施加到栅电极并且导电沟道开始在其一对电流电极之间传导电流(例如，从漏极到源极)时，像mn1、mn2和mn3等nmos晶体管被激活或接通。当逻辑低状态信号被施加到栅电极并且导电沟道开始在其一对电流电极之间传导电流(例如，从源极到漏极)时，像mp1、mp2、mp3和mp4等pmos晶体管被激活或接通。

当这些晶体管被激活时，通过串联连接的mp1、mn1和mn3的导电沟道形成第一电流传导路径。当被激活时，通过mp2和mn2的串联连接的导电沟道形成第二电流传导路径。节点a可以被称为位于mp2与mn2之间的中间节点。

节点a连接到反相器hi1的输入端，并且反相器hi1的输出端被标记为节点c。反相器hi1的输出端连接到反相器hi2的输入端。hi1和hi2均连接到第二正电源电压vdd_高(或由其供电)。hi2的输出端连接到电平移位器100的节点out106，并且节点out106处的输出信号在第二电压域中可以为逻辑高状态(例如，vddh处的“1”)或逻辑低状态(例如，接地处的“0”)。反相器hi1和hi2可以被称为一对串联连接的反相器，节点c被称为位于反相器hi1与hi2之间的控制节点。

mn3的栅电极连接到节点c。mn3可以被称为截止晶体管。mp3和mp4的栅电极也连接到节点c。mp3的漏电极连接到mp2的栅电极(或节点b)。mp4的漏电极连接到mp2的漏电极(或节点a)。mp3和mp4的源电极连接到第二正电源电压vdd高。mp3也可以被称为转变控制晶体管，其控制mp1和mp2何时断开。通过mp4的导电沟道到节点a形成第三电流传导路径，其中mp2和mp4用作上拉晶体管，所述上拉晶体管形成用于节点a的交替充电路径，如下文进一步讨论的。

当节点in102处的输入信号从逻辑低状态转变到逻辑高状态时，mn1接通并下拉节点b(此时mn3由于节点c上的逻辑高而接通)，从而接通电流镜的mp1和mp2。节点in102处的逻辑高状态也被提供给反相器li1，所述反相器li1在节点inn104上输出逻辑低状态，从而断开mn2。因此，通过mp2的电流将节点a上拉至逻辑高状态。节点a向反相器hi1的输入端提供逻辑高状态信号，所述反相器hi1输出逻辑低状态信号，所述逻辑低状态信号下拉节点c，从而接通mp3和mp4。mp3将电流传递到mp1和mp2的已连结栅电极，并上拉节点b，从而断开mp1和mp2。当节点c从逻辑高转变到逻辑低时，节点a的上拉电流从mp2切换到mp4，因为通过mp1的参考电流路径断开(这进而减少了通过mp2的镜像电流)，并且通过mp4的电流路径接通。节点c处的逻辑低信号也被提供给mn3，从而将mn3断开。因此，在节点a达到逻辑高状态之后，mn3切断从vdd_高到接地通过mp1、mn1和mn3的电流路径，这减小了直通电流并消除了通过第一电流传导路径的静态电流。节点c处的逻辑低信号也被提供给反相器hi2，所述反相器hi2将节点out106处的输出信号从逻辑低转变为逻辑高。

当节点in102处的输入信号从逻辑高状态转变到逻辑低状态时，mn1断开(此时mn3由于节点c上的逻辑低也断开)。逻辑低输入信号也被提供给反相器li1，所述反相器li1在节点inn104处以逻辑高输出反相输入信号，从而接通mn2。因此，节点a被下拉到逻辑低，尽管此时由于mn2的尺寸设定比mp4强得多而将mp4用作上拉晶体管。节点a向反相器hi1提供逻辑低信号，所述反相器hi1输出逻辑高信号，将节点c上拉至逻辑高。节点c处的逻辑高信号断开mp3和mp4。还将节点c处的逻辑高信号提供给mn3，从而接通mn3。还将节点c处的逻辑高信号提供给反相器h12，所述反相器hi2将节点out106处的输出信号从逻辑高转变为逻辑低。

mn2的尺寸被设定为比mp4具有更强的电流下拉能力，以在电平移位器中提供正确的静态行为。一般来说，晶体管的下拉或上拉能力取决于晶体管栅极的尺寸，所述尺寸用宽长比(或w/l)表示。对于高速操作，mn2的宽长比(或宽/长)可以比mp4的宽长比高一个数量级。mp1-mp4尺寸不需要相等。mp3和mp4可以具有相似的w/l比，其可以小于mp1和mp2的w/l比。因为mp1和mp2形成了电流镜，所以mp1和mp2可以具有相同尺寸，但是不要求具有相同尺寸。例如，mp2可以具有比mp1的w/l比大整数倍的w/l比，以便缩放mp2的电流。mn1和mn2也不要求必须具有相同尺寸。然而，mn2的尺寸可以被设定为比mn1更大(例如，具有更大的w/l)，因为mn2需要下拉更多的电流来克服mp4的上拉行为。

上文讨论的电平移位器电路通过这种方式支持宽电压范围的操作(比如具有在0.8v到1.2v的范围内的vdd_低以及在1.5v到6.0v的范围内的vdd_高)。mp4的尺寸与mp1的尺寸无关，所述mp1的尺寸通常是宽电压范围和功耗权衡的折衷结果，常规交又耦合和电流源电平移位器也会出现这种情况。所有内部信号节点a、b和c都由上拉或下拉装置强驱动，即使当mn2或mn3断开时也是如此。这使得设计具有很高的噪声容限。

图2示出了具有禁用能力的改进电平移位器电路200的电路示意图。电平移位器200包括四个nmos晶体管mn1、mn2、mn3和mn4，六个pmos晶体管mp1、mp2、mp3、mp4、mp5和mp6，以及四个反相器，一个在低电压域li1中，且三个在高电压域hi1、hi2、hi3中。

晶体管mn1、mn2、mn3、mp1、mp2、mp3和mp4以与上文结合图1描述的方式类似的方式连接。然而，mp1和mp2的源电极不是连接到vdd_高，而是mp1和mp2的源电极分别通过mp5和mp6耦合到vdd_高。mp1的源电极连接到mp5的漏电极，并且mp2的源电极连接到mp6的漏电极。mp5和mp6的源电极连接到vdd_高。mp5的栅电极连接到mp6的栅电极。mp5和mp6可以被称为存取晶体管。

启用信号节点en202连接到反相器hi3的输入端，所述反相器hi3连接到vdd_高(或由vdd_高供电)。反相器hi3的输出端连接到mp5和mp6的已连结栅电极，所述已连结栅电极被标记为禁用信号dis204。mn4的栅电极也在反相器hi3的输出端连接到禁用信号dis204。mn4的漏电极在反相器hi1的输入端处连接到节点a。mn4的源电极接地。mn4可以被称为下拉晶体管，并且mp5、mp6、mn4和hi3可以被称为禁用电路。

当节点en202处的启用信号变为逻辑低时，表示选择了禁用模式，反相器hi3的输出端生成为逻辑高的禁用信号dis204。逻辑高禁用信号dis204对mp5和mp6去激活，从而切断了通过mp1和mp2的电源电流路径。另外，逻辑高禁用信号dis204激活mn4，从而将节点a拉至接地，进而将反相器hi1输出端处的节点c拉至vdd_高。节点c处的逻辑高信号断开mp3和mp4，从而切断了通过mp3和mp4的电源电流路径。最终，当电平移位器200被禁用时，输出信号out106保持处于逻辑低。

在一些实施例中，默认输出状态逻辑高可以通过用具有反向栅极控制的pmos上拉晶体管代替mn4来实现。在这样的实施例中，中间信号inn104应该被正确地选通，以在禁用时保持处于逻辑低。

到目前为止，应该认识到，已经提供了一种改进的电平移位器设计，所述电平移位器设计最小化功耗，实现了高噪声容限，并且具有宽范围的电压操作。本电平移位器设计是基于电流源的设计，所述设计在中间节点处的信号转变触发输出信号转变后及时断开强电流路径，以减少瞬时直通电流和静态电流。

在本公开的一个实施例中，提供了一种用于将来自第一电压域的输入信号转换为第二电压域的输出信号的电平移位器，所述电平移位器包括：电流镜，所述电流镜包括参考电流晶体管和镜像电流晶体管，其中所述参考电流晶体管和所述镜像电流晶体管的栅电极被连结并连接到所述参考电流晶体管的漏电极；下拉网络，所述下拉网络包括第一下拉晶体管和第二下拉晶体管，其中所述第一下拉晶体管和所述第二下拉晶体管的栅电极分别连接到输入信号节点和反相输入信号节点，并且所述第一下拉晶体管和所述第二下拉晶体管的导电沟道分别与所述参考电流晶体管和所述镜像电流晶体管的导电沟道串联连接；上拉晶体管，所述上拉晶体管具有连接到位于所述镜像电流晶体管与所述第二下拉晶体管之间的中间节点的导电沟道；转变控制晶体管，所述转变控制晶体管具有连接到所述参考电流晶体管的所述栅电极的导电沟道；第一反相器和第二反相器，所述第一反相器和所述第二反相器串联连接在所述中间节点与输出信号节点之间，其中控制节点位于所述第一反相器与所述第二反相器之间，并且所述上拉晶体管和所述转变控制晶体管的栅电极连接到所述控制节点；以及截止晶体管，所述截止晶体管具有连接到所述控制节点的栅电极和串联连接在所述第一下拉晶体管的所述导电沟道与用于所述第一电压域和所述第二电压域的公共负电源电压之间的导电沟道。

上述实施例的一方面提供了所述输入信号包括在所述第一电压域中的第一正电源电压处的逻辑高状态，所述输出信号包括在所述第二电压域中的第二正电源电压处的逻辑高状态，并且所述第二正电源电压大于所述第一正电源电压。

上述实施例的另一方面提供了所述下拉网络进一步包括串联连接在所述第一下拉晶体管与所述第二下拉晶体管的所述栅电极之间的第三反相器，其中所述第三反相器连接到所述第一正电源电压，并且被配置成输出所述负电源电压或所述第一正电源电压。

上述实施例的又另一方面提供了通过所述参考电流晶体管、所述第一下拉晶体管和所述截止晶体管的串联连接的导电沟道在所述第二正电源电压与所述负电源电压之间形成电流传导路径。

上述实施例的仍另一方面提供了所述截止晶体管被配置成在所述中间节点已经转变到逻辑高状态之后切断所述电流传导路径，并且所述转变控制晶体管被配置成在所述中间节点已经转变到所述逻辑高状态之后断开所述电流镜。

上述实施例的又另一方面提供了通过在所述第二正电源电压与所述中间节点之间串联连接的所述镜像电流晶体管的所述导电沟道形成第一充电路径，通过在所述第二正电源电压与所述中间节点之间串联连接的所述上拉晶体管的所述导电沟道形成第二充电路径，并且所述转变控制晶体管串联连接在所述第二正电源电压与所述参考电流晶体管的所述栅电极之间。

上述实施例的仍另一方面提供了在所述中间节点已经转变到逻辑高状态之后：所述控制节点、所述转变控制晶体管和所述上拉晶体管形成充电控制电路，所述充电控制电路被配置成将所述中间节点从所述第一充电路径切换到所述第二充电路径，以在中间节点处保持逻辑高状态。

上述实施例的另一方面提供了当所述输入信号节点处呈现逻辑高状态时：所述第一下拉晶体管被配置成接通所述电流镜，所述镜像电流晶体管被配置成对所述中间节点充电，所述第一反相器被配置成将所述控制节点下拉到逻辑低状态，所述逻辑低状态被配置成接通所述转变控制晶体管和所述上拉晶体管，所述转变控制晶体管被配置成在所述上拉晶体管接通时断开所述电流镜，所述控制节点处的所述逻辑低状态进一步被配置成断开所述截止晶体管，并且所述截止晶体管被配置成切断通过所述参考电流晶体管、所述第一下拉晶体管和所述截止晶体管形成的电流传导路径。

上述实施例的另一方面提供了当所述输入信号节点处呈现逻辑低状态时：所述第二下拉晶体管被配置成使所述中间节点放电，所述第一反相器被配置成对所述控制节点充电，所述控制节点被配置成断开所述转变控制晶体管和所述上拉晶体管，并且所述控制节点进一步接通所述截止晶体管。

上述实施例的另一方面提供了所述第二下拉晶体管的尺寸被设定为具有比所述上拉晶体管的上拉能力更强的下拉能力。

上述实施例的另一方面提供了所述第一下拉晶体管和所述第二下拉晶体管以及所述截止晶体管是n沟道晶体管，并且所述参考电流晶体管和所述镜像电流晶体管、所述转变控制晶体管以及所述上拉晶体管是p沟道晶体管。

上述实施例的又另一方面提供了所述电平移位器进一步包括：禁用电路，所述禁用电路包括：第一存取晶体管，所述第一存取晶体管具有耦合在所述参考电流晶体管与所述第二正电源电压之间的导电沟道；第二存取晶体管，所述第二存取晶体管具有耦合在所述镜像电流晶体管与所述第二正电源电压之间的导电沟道，其中所述第一存取晶体管和所述第二存取晶体管具有已连结的栅电极；禁用反相器，所述禁用反相器具有连接到启用信号节点的输入端和连接到禁用信号节点的输出端，所述禁用信号节点连接到所述第一存取晶体管和所述第二存取晶体管的所述已连结栅电极；第三下拉晶体管，所述第三下拉晶体管具有连接到所述禁用信号节点的栅电极和耦合在所述中间节点与所述负电源电压之间的导电沟道。

上述实施例的仍另一方面提供了当所述启用信号节点处呈现逻辑低状态时：所述禁用反相器被配置成在所述禁用信号节点处输出逻辑高状态，所述逻辑高状态被配置成断开所述第一存取晶体管和所述第二存取晶体管，并且所述禁用信号节点处的所述逻辑高状态进一步被配置成接通所述第三下拉晶体管，所述第三下拉晶体管被配置成使所述中间节点放电。

在本公开的另一个实施例中，提供了一种用于将来自第一电压域的输入信号转换为第二电压域的输出信号的电平移位器，所述电平移位器包括：第一n型晶体管和第二n型晶体管，所述第一n型晶体管和所述第二n型晶体管各自具有分别连接到输入信号节点和反相输入信号节点的栅电极；第一p型晶体管和第二p型晶体管，其中所述第一n型晶体管和所述第一p型晶体管的漏电极被连结，所述第二n型晶体管和所述第二p型晶体管的漏电极在中间节点处连结，并且所述第一p型晶体管和所述第二p型晶体管的栅电极被连结并连接到所述第一p型晶体管的所述漏电极；第一反相器和第二反相器，所述第一反相器和所述第二反相器串联连接在所述中间节点与输出信号节点之间，其中控制节点位于所述第一反相器与所述第二反相器之间；第三p型晶体管，所述第三p型晶体管具有连接到所述控制节点的栅电极和连接到所述第一p型晶体管和所述第二p型晶体管的所述已连结栅电极的漏电极；第四p型晶体管，所述第四p型晶体管具有连接到所述控制节点的栅电极和连接到所述中间节点的漏电极；以及第三n型晶体管，所述第三n型晶体管具有连接到所述控制节点的栅电极、连接到所述第一n型晶体管的源电极的漏电极以及连接到用于所述第一电压域和所述第二电压域的公共负电源电压的源电极。

上述实施例的一方面提供了所述输入信号包括在所述第一电压域中的第一正电源电压处的逻辑高状态，所述输出信号包括在所述第二电压域中的第二正电源电压处的逻辑高状态，并且所述第二正电源电压大于所述第一正电源电压。

上述实施例的另一方面提供了所述第一p型晶体管、所述第二p型晶体管、所述第三p型晶体管和所述第四p型晶体管的源电极连接到所述第二正电源电压。

上述实施例的又另一方面提供了所述第一反相器和所述第二反相器由所述第二正电源电压供电。

上述实施例的又另一方面提供了所述电平移位器进一步包括：第三反相器，所述第三反相器串联连接在所述第一n型晶体管与所述第二n型晶体管的所述栅电极之间，所述第三反相器由所述第一正电源电压供电。

上述实施例的另一方面提供了所述第三n型晶体管被配置成在所述中间节点已经响应于所述输入信号节点处的逻辑高状态而转变为逻辑高状态之后，切断通过所述第一p型晶体管、所述第一n型晶体管和所述第三n型晶体管的串联连接的导电沟道形成的电流传导路径，并且所述第三p型晶体管被配置成在所述中间节点已经转变到所述逻辑高状态之后断开所述第一p型晶体管和所述第二p型晶体管。

上述实施例的另一方面提供了在所述中间节点已经转变到逻辑高状态之后：所述控制节点、所述第三p型晶体管和所述第四p型晶体管形成充电控制电路，所述充电控制电路被配置成从由所述第二p型晶体管提供的上拉电流切换到由所述第四p型晶体管提供的另一上拉电流，以在所述中间节点处保持所述逻辑高状态。

本文描述的电路系统可以在半导体衬底上实施，所述半导体衬底可以是任何半导体材料或材料的组合，如砷化镓、硅锗、绝缘体上硅(soi)、硅、单晶硅等，以及上述的组合。

因为实施本发明的设备在很大程度上由本领域的技术人员已知的电子部件和电路构成，所以对电路细节的解释将不会超过上文所述的认为必要的程度，以便于理解和认识本发明的基本概念并且以免混淆本发明的教导或将注意力转移到本发明的教导之外。

尽管本发明已经描述了特定导电率类型或电势极性，但是熟练的技术人员认识到可以颠倒导电率类型和电势极性。

如本文所使用的，“节点”是指给定信号、逻辑电平、电压、数据模式、电流或数量存在于的任何内部或外部参考点、连接点、结点、信号线、导电元件等等。此外，两个或更多个节点可以由一个物理元件实现(并且即使在共模下接收或输出，也可以复用、调制或以其它方式区分两个或更多个信号)。

以下说明是指被“连接”或“耦合”在一起的节点或特征。如本文所使用的，除非另有明确说明，否则“耦合”是指一个节点或特征直接或间接地连接到(或与另一节点或特征直接或间接通信)另一节点或特征，并且不一定是物理上的。如本文所使用的，除非另有明确说明，否则“连接”是指一个节点或特征直接地连接到另一节点或特征(或与另一节点或特征直接通信)。例如，开关可以“耦合到多个节点”，但所有那些节点不需要总是彼此“连接”；开关可以根据开关的状态将不同节点彼此连接。此外，虽然本文示出的各种示意图描绘了元件的某些示例布置，但是在实际实施例中可以存在另外的介入元件、装置、特征或部件(假定给定电路的功能没有受到不利影响)。

尽管本文参考特定实施例描述了本发明，但是在不脱离如下面的权利要求中所阐述的本发明的范围的情况下，可以进行各种修改和改变。例如，可以在图2中实施另外的或更少的选通元件。因此，本说明书和附图应被视为说明性的而非限制性的，并且所有这种修改都旨在包括在本发明的范围内。本文关于特定实施例描述的任何益处、优点或问题解决方案不旨在被解释为任何或所有权利要求的关键、必需或必要的特征或要素。

此外，说明书和权利要求中的术语“前”、“后”、“顶部”、“底部”、“上方”、“下方”等(如果有的话)用于描述性目的并且不一定用于描述永久的相对位置。应当理解，如此使用的这些术语在合适的情况下是可以互换的，这样使得本文所描述的本发明的实施例例如能够按照不同于本文所示出的或另外描述的取向的其他取向来操作。

此外，如本文所用的术语“一个(a)”或“一种(an)”被定义为一个或多于一个。而且，在权利要求中使用如“至少一个”和“一个或多个”的介绍性短语不应被解释为暗示由不定冠词“一个(a)”或“一种(an)”引入的另一权利要求要素将包含这种引入的权利要求要素的任何特定权利要求限于仅包含一个此类要素的发明，即使当相同的权利要求包括介绍性短语“一个或多个”或“至少一个”以及如“一个(a)”或“一种(an)”等不定冠词时。对于使用定冠词也是如此。

除非另有说明，否则如“第一”和“第二”等术语用于任意区分这种术语描述的要素。因此，这些术语不一定旨在指示这种要素的时间优先次序或其它优先次序。