专利名称:低电压差动输入的模拟至数字转换器的制作方法
本发明涉及模拟至数字转换器(ADC)，特别涉及具有低电压差动输入的模拟至数字转换器。
图1显示一般闪速式(flash)模拟至数字转换器ADC的整体结构。该ADC110包含输入级电路111、比较级电路112、以及解码电路113。比较级电路112具有多个比较单元1121，且每个比较单元1121用来比较输入级电路111的各个输入单元100的两个输出端Vo1、Vo2的电压；当Vo1大于Vo2时输出1，而当Vo1小于Vo2时输出0。解码电路113则用来将比较级电路112的比较单元1121所输出的信号转换成二进位数字信号。
图2(A)显示美国第5,175,550号专利所揭示的用于图1的ADC转换器的输入级电路。该输入级电路111包括多组相连的输入单元100，每个输入单元100包括一差动放大器101、连接于该差动放大器101的两输出端的负载阻抗102、以及连接于各输入单元100的两输出端的均值阻抗网络103。利用该均值阻抗网络103可均等各元件之间的特性差异。差动放大器101的一端Vin1连接于模拟输入信号，而另一端Vin2连接于由电阻网络103所提供的参考电压的分压值，如图1所示。该电阻网络103是由阻值相同的电阻所构成，且两端连接于参考电压Vref_L与Vref_H。当Vin1的电压高于Vin2的电压时，该差动放大器101的第一输出端Vo1输出高电位，而第二输出端Vo2输出低电位，以提供差动信号至比较单元1121。
图2(B)显示美国第5,835,048号专利所揭示的另一种输入单元的电路图。该输入单元100′的结构与图2(A)所示的输入单元100大致相同，其不同点为将输入单元100的无源元件的阻抗负载102由有源元件的电流源102′所取代。
但是，如图3所示，对于图2(A)的第一种输入单元而言，当工作电压为+3.3V时，由于其负载102为无源元件，前置差动放大器的输出电压会接近工作电压+3.3V。当后级为有源元件且工作电压为+3.3V时，该电压输出值会超过一般有源元件的操作电压范围；故连接于该输入级电路111的下一级电路，例如折叠式(folding)或内插式(interpolation)比较单元，被限制为无源元件负载，使其下一级的设计受到限制，例如增益受到限制。
而对于图2(B)的第二种输入单元而言，虽然前置差动放大器的共态输出电压可经由电流源负载而调低，但其因电流源由晶体管构成，其临界电压VTH(约1V)将限制模拟输入信号的电压范围，且无法在较低的工作电压环境下操作(例如2.5V)。同时，由于其电容值较高限制其反应速度，而且在以电流源取代负载电阻，设计复杂且占用芯片面积。
有鉴于上述问题，本发明的目的是提供一种低电压差动输入的模拟至数字转换器，该转换器可操作在较低的工作电压。
本发明的另一目的是提出一种低电压差动输入的模拟至数字转换器，该转换器可操作于较高频率，且可在输入级单元之后连接有源元件的后级处理单元。
根据本发明的低电压差动输入的模拟至数字转换器，该转换器包含产生前级输出信号的多个差动输入单元的输入级单元、接收输入级单元的前级输出信号的后级处理单元、以及接收后级处理单元的后级输出信号的解码输出单元，每个差动输入单元包含第一与第二差动放大器、一偏压阻抗以及均值阻抗网络。
第一差动放大器具有两个源极相连接的晶体管，其中一个晶体管的栅极连接至一第一输入信号，其漏极连接至一第二输出端，另一个晶体管的栅极连接至一参考电压网络的其中一分压点，其漏极连接至一第一输出端，而所述源极经由电流源连接至低工作电压，而源极经由电流源接至低工作电压；而第二差动放大器，具有两个源极相连接的晶体管，其中一个晶体管的栅极连接至一第二输入信号，其漏极连接至所述第二输出端，另一个晶体管的栅极连接至一参考电压网络的其中一分压点，其漏极连接至所述第一输出端，而所述源极经由电流源连接至低工作电压，而源极经由电流源接至低工作电压。
偏压阻抗的一端连接在高工作电压，而另一端分别经由负载阻抗接在第一与第二输出端，以调整第一与第二输出端的输出电压偏移值(offset)；而阻抗网络包含连接第二输出端与相邻的差动输入单元的第一输出端的阻抗，以及连接偏压阻抗另一端与相邻的差动输入单元的偏压阻抗另一端的阻抗。
图1为公知闪速式模拟至数字转换器的整体结构。
图2(A)为使用在图1的转换器的公知输入级电路。
图2(B)为使用在图1的转换器的另一种公知输入级电路。
图3显示图2(A)的转换器的输入级电路的输出电压范围。
图4为本发明闪速式模拟至数字转换器的整体结构。
图5为使用于图4的转换器的输入级电路。
图6为本发明使用偏压阻抗后，输入级电路的输出电压范围。
以下参考
本发明低电压差动输入的模拟至数字转换器的实施例。
图4显示本发明低电压差动输入的模拟至数字转换器(以下简称ADC转换器)的实施例的结构图。该ADC转换器1包含输入级单元10、后级处理单元20、比较单元30以及解码输出单元40。比较单元30以及解码输出单元40与公知技术相同，不再详细说明。而后级处理单元20为本领域技术人员常用的处理单元，例如折叠式(folding)或内插式(interpolation)，故不详细说明。以下仅详细说明本发明的输入级单元10。
图5显示本发明输入级单元10的每个输入单元50的电路图。输入级单元10是由多个输入单元50以及一参考电压阻抗网络60(参考图4)所组成。如图5所示，输入单元50包含两个前置差动放大器51、52、一偏压阻抗R1、负载阻抗R2、R3、以及均值阻抗网络R4、R4′、R5、R5′。每个前置差动放大器51、52的源极还分别连接一定电流源53、54，以提供前置差动放大器51、52操作环境。每个输入单元50的前置差动放大器51、52的两个输出(漏极)分别连接在第一输出端Vo1与第二输出端Vo2。该输出端Vo1、Vo2分别经由负载阻抗R2、R3连接于偏压阻抗R1，而该偏压阻抗R1的另一端则连接于工作电压Vdd。相邻的输入单元50利用均值阻抗网络R4、R4′、R5、R5′来改善各个输入单元50的元件特性差异。虽然每个输入单元50具有四个均值阻抗R4、R4′、R5、R5′，但R4与R5可分别与相邻的输入单元50的R4′与R5′相结合，而形成单一阻抗。
每个输入单元50的第一前置差动放大器51的第一输入端(晶体管的栅极)AP连接模拟正输入电压VAP，且该晶体管的漏极连接于第二输出端Vo2；而第二输入端(晶体管的栅极)连接于参考电压阻抗网络60的其中一分压点，且该晶体管的漏极连接于第一输出端Vo1。另外，每个输入单元50的第二前置差动放大器52的第一输入端(晶体管的栅极)AN连接于模拟负输入电压VAN且该晶体管的漏极连接于第二输出端Vo2；而第二端(晶体管的栅极)连接于参考电压阻抗网络60的其中一分压点，且该晶体管的漏极连接于第一输出端Vo1。
再者，模拟正输入电压VAP与模拟负输入电压VAN一般是以输入共态电压(common mode voltage)为中心的电压信号。而该输入共态电压为正参考电压Vref_H与负参考电压Vref_L的相加平均值，即(Vref_H+Vref_L)/2。例如，若正参考电压Vref_H为2.4V且负参考电压Vref_L为1.2V，则输入共态电压为1.8V；在此情形下若模拟正输入电压VAP为2.0V，则模拟负输入电压VAN为1.6V。
再参考图4，若ADC转换器1具有K个输入单元50，则电压阻抗网络60可由K-1个等值电阻串接而构成，且一端连接于负参考电压Vref_L，另一端连接于正参考电压Vref_H。因此该电压阻抗网络60从低电位端至高电位端共形成K个分压点N1～NK。所以，第J个输入单元50的第一前置差动放大器51的参考电压连接于分压点NJ，而第J个输入单元50的第二前置差动放大器52的参考电压连接于分压点N(K-J+1)。例如，第10个输入单元50的第一前置差动放大器51的参考电压连接于分压点N10，而第1个输入单元50的第二前置差动放大器52的参考电压连接于分压点N(K-9)。
再参考图5，说明本发明输入单元50的动作原理。当模拟输入信号VAP与VAN输入于每个输入单元50的前置差动放大器51、52时，前置差动放大器51、52即根据不同的分压点电压在第一输出端Vo1与第二输出端Vo2输出信号。此时，如图6所示，由于偏压阻抗R1的作用，第一输出端Vo1与第二输出端Vo2的共态电压电平会向下调整，即第一输出端Vo1与第二输出端Vo2的输出电压限制在大约1.9V～2.6V之间，使得第一输出端Vo1与第二输出端Vo2的电压电平不会超过次级的有源元件的操作电压范围。另外，由于本发明使用无源元件作为负载阻抗与偏压阻抗，不会产生如有源元件的电流源的临界电压VTH，故操作电压可以降低至2.5V，甚至更低的电压值。
再者，由于本发明每个输入单元50使用两个前置差动放大器51、52，分别对模拟正输入信号VAP与模拟负输入信号VAN进行差动放大，与仅使用一差动放大器的公知技术相比，可进一步提高输入级的解析度特性，同时减低噪音干扰。
本发明闪速式模拟至数字转换器，因为使用两组前置差动放大器来分别比较互补的模拟正负输入信号，因此可提高对于输入信号的解析度。而且，本发明闪速式模拟至数字转换器，因为使用偏压电阻来调整输入级电路的输出端的直流电平，因此可连接有源元件作为后级处理单元。再者，本发明闪速式模拟至数字转换器，因为使用无源元件作为负载阻抗，可减少输入电容，而提高反应速度。
以上虽以较佳实施例说明本发明闪速式模拟至数字转换器的结构，但并不因此限制本发明的范围，只要不脱离本发明的要旨，本领域的技术人员可进行各种变形或变更。
权利要求
1.一种低电压差动输入的模拟至数字转换器，包含产生前级输出信号的多个差动输入单元的输入级单元、接收所述输入级单元的前级输出信号的后级处理单元、以及接收后级处理单元的后级输出信号的解码输出单元，所述每个差动输入单元包含一第一差动放大器，具有两个源极相连接的晶体管，其中一个晶体管的栅极连接至一第一输入信号，其漏极连接至一第二输出端，另一个晶体管的栅极连接至一参考电压网络的其中一分压点，其漏极连接至一第一输出端，而所述源极经由电流源连接至低工作电压；一第二差动放大器，具有两个源极相连接的晶体管，其中一个晶体管的栅极连接至一第二输入信号，其漏极连接至所述第二输出端，另一个晶体管的栅极连接至一参考电压网络的其中一分压点，其漏极连接至所述第一输出端，而所述源极经由电流源连接至低工作电压；一偏压阻抗，一端连接在高工作电压，另一端分别经由负载阻抗接于所述第一与第二输出端，以调整所述第一与第二输出端的输出电压偏移值；以及阻抗网络，包含连接所述第二输出端与相邻的差动输入单元的第一输出端的阻抗，以及连接所述偏压阻抗另一端与相邻的差动输入单元的偏压阻抗另一端的阻抗。
2.如权利要求
1所记载的低电压差动输入的模拟至数字转换器，其中所述后级处理单元为无源式负载。
3.如权利要求
1所记载的低电压差动输入的模拟至数字转换器，其中所述后级处理单元为有源式负载。
4.如权利要求
1所记载的低电压差动输入的模拟至数字转换器，其中所述参考电压网络是由相同阻值的电阻串连而成。
专利摘要
低电压差动输入的模拟至数字转换器，含的多个差动输入单元的输入级单元、接收前级输出信号的后级处理单元、接收后级输出信号的解码输出单元，每个差动输入单元含第一差动放大器，有两源极相连接的晶体管，其漏极分别连第一与第二输出端，栅极分别连第一输入信号与参考电压网络，源极经电流源接至低工作电压；第二差动放大器，有两个源极相连接的晶体管，其漏极分别连第一与第二输出端，栅极分别连第二输入信号与参考电压网络，源极经电流源接至低工作电压。偏压阻抗，一端连高工作电压，另一端分别经负载阻抗接第一与第二输出端，阻抗网络含连第二输出端与相邻的差动输入单元的第一输出端阻抗，及连接偏压阻抗另一端与相邻差动输入单元的偏压阻抗另一端的阻抗。
文档编号H03M1/36GKCN1130024SQ01111280
公开日2003年12月3日 申请日期2001年3月15日
发明者刘鸿志, 沈威辰 申请人:矽统科技股份有限公司导出引文BiBTeX, EndNote, RefMan