用于纠错码数据传输的方法和设备的制作方法

专利名称：用于纠错码数据传输的方法和设备的制作方法
技术领域：
本发明涉及一种用于识别和/或校正1和多比特数据字的方法和设备，其中的数据字通过数据总线传输，并且可在存储器组件内读出或写入。
这种方法及设备属于计算机结构设计，特别是属于主存储器结构领域。
由于软件的突飞猛进的发展，使其变得日益复杂和庞大，以及会话脉冲重复频率运算(-SprichTaktfrequenz-stellen)处理速度的提高趋势，对硬件及对作为计算和存储用的计算机的要求不断提高。因此带有存储器的处理机的功能性调整具有重要的意义。
为了最优化地利用其工作效率，现代的RISC处理机需要较大的主存储器字宽。这种存储器一般是采用众所周知的DRAMs技术实现的，与所谓RISC处理机相联系，能够将一般长度的PRAMs的存取时间通过加大主存储器字宽来得到补偿。
对于最新产生的基于RISC处理器的计算机所设计的目标字宽为128比特的主存储器字宽。
由DRAMs构成的存储器带有一个称为软差错(Soft-Errors)的确定的误差率。随着存储器容量的增长，总的来说易受软差错的侵害的可能性也变大。为了保证所传输数据的足够的可靠性，这些数据即这些数据字带有所谓的出错识别或校正码(EDC/ECC)。
由此可在一定程度上识别出差错的存储位以及在某些确定的场合校正这些数据差错。但是随着前面已提到的效率不断增加的计算机的脉冲重复频率的持续增高，我们面临的问题是，供纠错码所用的时间越来越少。
从目前的资料文献中我们可看到已存在多种纠错码方法，它们在计算传输方面无疑充分考虑了数据的可靠性问题，但这些文献对于这里讨论的不属于数据处理的计算机活动的简化方面根本未涉及。
因此人们又开发出可以写入和重复读出的带有冗余度的数字式存储器，即设有检验字，通过文字方式的奇偶校验或错误纠正能够实现差错测定，例如SEC-DED代码，单个差错校正，根据哈明码的双差错检测。对于采用由字构成的存储器组件的情况，一个这样的单位差错校正和两位即双差错确认的差错测定是远远不够的，这是因为在这种存储功能块中，某单个存储芯片的失效可导致每批存储信息的多个差错。这种对存储器的所有字利用算法语言总结构实现列式奇偶校验的所谓检验和(Checksum)方法是基于公知的编码方法。这种方法取决于在谁上，即通过多少数据字位构成横排代码和。该系统分类是由这些方法的效率和应用而决定的。
在实用中已证实这种方法存在不足，它或者过于简单，以至不具备足够的工作效率，或者在处理时间或存储时间上消耗大。
DE3716554C2公开了一种借助于可写入和可读出的数字式存储器获得一个标准校验字的方法和设备，其中采用了一个产生存储器内容的预定的生成多项式。在检验时该生成多项式从存储器内容中产生一个实际的校验字，并将该实际校验字与标准校验字相比较。目前存在存储器内的内容将转送，它们由一个模2-运算与要存入的新的信息相叠加，该结果与因子XP相乘，其中P表示在存储器内所出现的存储信息的位置。由该运算结果实现一个剩余值模g(x)，这里g(x)就是所谓生成多项式。所生成的结果作为校验字变量，将其与旧的校验字模2相加。
在校验过程中，通过一个存储写入操作产生一个中断，在这种情况下会在校验过程中已处理过的存储区内产生相应的存储器存取，这样该校验字变量或者加到实际校验字上，或者加到标准校验字上。这个校验过程将根据写入操作得以进一步执行。
与其他已有方法相比，首先这种公开的方法在差错识别或校正上只需较少的存储消耗，但是要求计算机的周期性运算处理能力显著增强。因此其缺点是，该方法的优化只体现在检验字的简化上，而不是存储容量上。它没有考虑以下方面，即在缩短计算时间的同时，考虑有效利用或使检验位最少的条件下，也能充分提高字宽的利用程度。此外在操作复杂的工作方式下还存在这种危险，即校验字结构本身独立。
最后这种方法可能导致数据丢失，并且所丢失的数据将不能再被恢复。
现有技术中存在的各编码方法对硬件提出较高的要求，这也是不容忽视的因素。
从公知的各方法，特别是我们已讨论的在处理时间上可接受的方法中，我们发现的共同问题是对硬件的要求过高，消耗大。除了硬件消耗外，还存在感应差错来源问题。
从实现的编码方法中判断硬件消耗的最大技术难点是编码深度。为了生成代码或编码方法，在物理实现方面需要许多门电路级(Gattereben)，结果，编码或差错识别和纠正方法最最主要地造成了硬件消耗。所以可以说，已有的方法和设备总是只以一种或其它种方式实现优化，也就是说或者使处理或运算时间最小，或者使数据可靠性最大，或者使软件或硬件消耗最小化。通过已知的方法一般只能实现一种优化改进，但同时也带来其他的副作用。
目前还存在一种结构方面的改进，在存储器越变越大的同时，存储器芯片的集成度也越高，即存储器芯片越来越小和越来越密集。这种结构改进的缺点在于，在制造这种存储器元件时必须进行昂贵的检验，这显著提高了这些元件的成本。也就是说，在许多情况下，当人们生产大型存储器元件(＞4兆比特)时不可能进行100%的纠错检验。
但是人们在实际应用这种存储器元件中发现，在数据转送中对其进行差错检验具有特别重要的意义。
在1989年新泽西州07632的PrenticeHall，EnglewoodCliffs出版的由T.R.N.Rao，E.Fujiwara撰写的专业书籍“计算机系统的差错-控制-代码”一文中列举了一些方法，它们要求高的数据可靠性，并且由于其数字上的综合复杂算法，显然要求高的软件和硬件消耗。
在已有的方法中，数据字的差错和校验字的差错之间没有区别或没有明显的区别。这是因为数据字一般是与校验字一起作为总的数据字传输的，于是这种有差错的可分辨性的缺点是作为差错鉴定极不准确。
因此从这些已有技术出发，本发明的目的是提供这样一种方法及设备，它在优化差错识别的同时，提供了部分地差错校正的可能性，同时优化了编码深度，从而能够使必要的门电路级数实现最小化。
所提出的发明目的及本发明的方法是采用权利要求1的特征部分的特征实现的。该方法的进一步的完善性措施记载在从属权利要求2-4中。
根据权利要求5前序部分的设备可采用权利要求5特征部分的特征，以支持本发明的目的。该设备的进一步构型描述在其余的从属权利要求中。
本发明的方法用于优化差错识别，同时采用深层编码措施，换句说，以一种出人意料之外的简单方式使必要的门电路级实现最小化。与已有的传统方法相比，降低了运算消耗，并且通过此方法传输的数据如所希望的那样相当可靠，速度更快。这是由于校验字的生成是由全电路技术获得的，也就是说，只是通过硬件而无需采用由软件控制的运算操作获得的。
为了将差错的含意分类，本方法的一个很好的方案是通过确定差值检验字-综合字(Syndromwort)一的权重，从检验位的差错中可分辨出数据位中的差错。
已证明特别有益的是设定总字长W＝140比特，其中数据字长d＝128比特，而检验字长P＝12比特。当信息部分字长以4比特组成时，则信息部分字数为32。检验部分字数是3，其中每个检验部分字由4比特组成。为一个数据字产生的检验字由一个128＊12的生成矩阵产生。这个关于数据字的检验字设计是按这样的方法产生的，在列方式奇偶校验时，每1个校验位考虑或产生32个生成用数据位。这也就是说，与其它字一起，由128＊12生成矩阵的12列中的每一列只由32数据位构成横排代码和，这样各构成12个检验位。这种情况叫做“生成加权Gs”。而总的检验字结构在下述条件下同时产生，即每产生32数据位的由128数据位进行的列式选择是这样分配的，每个行矢量的生成权重Gz是数据位3。也就是说与其它字一起，在这个实施例中的128个数据位中的每一个各影响3个检验位。以一个将在下面进一步描述的方式，该检验字本身的检查或保证是与这个与数据位有关的检验位生成不同的。
因此相对于由检验位构成的检验字生成，由数据字构成的检验字生成是不均匀的。
应用本发明的方法的前述本发明的设备具有如下优点，即数据字差错和在检验字中的差错相互是可以分辨的。从而显著地改善了差错鉴定的质量。
采用本发明的设备实现了使编码深度最小化。由此使物理上必要的门电路级大大减化，该设备具有较高的差错鉴定质量，并因此提高了运算速度。
通过配置综合鉴定单元，当确定一个可纠正的差错时，滤掉了无效的检验字，并使已纠正的字进入应用。此外这提供了简化该设备的可能性。对采用本发明方法的整体设备的简化是通过以下事实得以证实的，即为了最后鉴定差错或局限化，单位数据位的纠错单元必须只考虑3比特。这3个比特是与由生成矩阵按行预先设定的以3为生成权重的方式相一致的。
根据附图的内容可以更清楚地了解本发明的方法和设备，下面进一步加以说明。附图为

图1a是数据位0-63的生成矩阵截面图，此图用于表示本方法的条件。
图1b是作为图1接续的数据位64-127的生成矩阵截面图。
图1c是用于产生监控校验字的校验字影响的128-139位生成矩阵图。
图2表示一个12位检验字的列矢量的“异-或”树形网络图。
图3表示作为检验字发生器或检测器的12个异-或结构的错接图。
图4是校正单元的结构图。
图5表示发生器和检测器之间的错接和数据流向图。
图6表示经过校正单元的数据流程图。
图1a-1b表示由本发明方法形成的生成矩阵，与数据检查有关的检验字的生成矩阵分别表示在图1a-1b中，这些单独的矩阵块按数据字的二进制位序号相互连续排列。相连接的还有图1c中的检验字矩阵。这个矩阵的垂直边给出128个数据位，而其水平边给出12位校验字。
图中用交叉标记的场说明这128个数据位各影响一个校验位。从而可以预计出，每1个校验位对应32个数据位。
这128个数据位总是以4位为一个信息部分字共同作用的。这是由32或35(带检测字)条并行的4位宽的DRAMs存储器有目的地加以实现的。
图1c中12个检验位是附加在128个数据位上的，它们分为各由4位构成的3个检验部分字，因为它们总是以4位宽布置在存储器中的。
发生器的预定加权值Gz＝3，这是指该矩阵的每行而言，这与附加的条件有关系，即每个数据位按行方式只影响一个校验部分字中的最大2比特，最后可以说，代替所有12个校验位，现在只必须考虑3个(单位数据位)，当然这是指按行方式。
这使得在可校正差错的情况下非常快速地实现差错校正。而校验字本身将按照图1c进行编码。这就是说，在这种差错识别和校正方法中是涉及这样一种方法，即正象在专业文献中常描述的方法一样，校验定并没有加入该生成矩阵中。
在可校正的数据字(Gsy＝n，n＞2)中的单个二进位差错和可校正的校验字(Gsy＝1)中的单个二进位差错的情况下，综合字的加权Gsy是不对称的。其条件是，这些二进制位在一行矩阵内是这样分配的，在一个与存储器组件宽度相符的部分字内，将最大的2比特编码(矩阵中用交叉符表示)，这样可以确定，能将在一个检验部分字内的3比特和4比特差错与一个可校正数据单个二进位差错区分开。这样为简化校正单元提供了可能性，因为只需对矩阵中划叉的位置进行译码。确定一个可纠正的数据位差错的存在与否可根据综合字(额定和实际检验字之间的差)的加权值(模排代码和)实现。在这种情况下，如果不存在差错，这些数据字则被正常传输，如果综合字的加权值显示出一个可纠正的差错存在，则将可纠正的数据位差错和检验字本身的3比特部分字差错相区分和加以辨别。在出现数据位差错的情况下，这个综合字产生一个与在纠错单元中的生成节”差错，可是这种已知的方法特别复杂和代价大，并且在运行中极易出错。这种单一字节差错具有重要意义，因为在采用4-比特宽的存储元件的情况下，一个硬件的差错表明，在存储器中所用的某个存储组件损坏了。事实证明，本发明的方法提供了一种技术上异常简单的运行方式，能够快速、可靠地和无干扰地对上述差错识别出来。为了提高识别鉴定精度，在本发明方法的较佳实施例中，这12比特检验字根据所示的生成矩阵被进一步系统化分配。
这12个检验位分成4个子组U0，U1，U2，U3，每3比特一组，它们是根据权利要求4有条理地分配的，这为识别和分辨不同的差错类型创造了条件。
对单个差错类型的辨别是如下进行的-数据位中的1比特差错是通过一个在检验位中为3的哈明距离分布在两或3个检验部分字上和分布在两或3个子组上加以识别的。
-1比特检验字差错是通过在检测位中为1的哈明距离加以辨别或识别的。
-在检验位中的2比特差错是通过检验位中为2的哈明距离加以辨别的。
-数据位中的3比特和4比特差错导致在检验位中更大或等于4的哈明距离。
-在检验位中的3比特成组差错产生一个检验位中为3的哈矩阵相一致的编码，从而启动对该有差错的数据位的纠错过程，完成该有错比特的校正(转换)。在出现检测字的3比特部分字差错的情况下，该综合字与该生成矩阵的尚未编码部分相协调，从而不启动校正输入过程。这样在输出端产生所期望的正常的数据字。
这种非同寻常的非对称性也明显地减少了校正逻辑上的编码深度，于是由于硬件消耗少只需很小的实现费用，由于校正时间少可获得较高的运算速度。这正是本发明的两个主要优点。
为了进一步说明本发明方法的作用方式，这里首先介绍有关哈明距离的概念。即哈明距离值表明，一个第一检验字与另一个检验字究竟相差多少比特。
在本发明的方法中，差错鉴定是根据这个哈明距离实现的。
由此得知，任一个1比特差错可识别和可校正，任意的2比特差错可识别出，并且此外3比特和4比特差错也可识别，即使这些差错是从一个4比特信息部分字中产生的。该存储器如前所述是由4比特宽的DRAMs构成的。实现本发明的方法有关的检验字生成的结构设计已证实是非常实用的。采用这种结构设计，首次实现了上述的3-比特和4-比特差错的识别，所述差错是指在一个4-比特宽的信息部分字中所出现的错。
假如数据字的分配和在其上所构成的检验字生成不是按本发明所述的方法实现的，则只用如此小的消耗确定出这些特别的差错几乎是不可能的。利用现有技术的专门的方法也可检测出所谓的“单字明距离，这样仅涉及一个检验部分字，并且最大只涉及两个分组。用于这个差错的检验字是不与数据位中用于1-比特差错的检验字相抵触的。
-在检验位中的4-比特差错产生一个检验位中为4的哈明距离。
-3-比特和4-比特成组差错与任意的2-比特差错一样可被识别，但不一定能相互区分开。这可以根据很小的频率次数而被代表。
进一步的规律是，每个数据位影响精确的3个检验位，它们是这样划分的，即一个或两个检验字一分组是无关的。进一步所述代码，即检验位调制是这样划分的，即每个检验位的一个4-比特-信息部分字的比特编码是精确地一次性有关的。
采用由12编码或发生器中的3个产生384(128＊3)个信号作为编码信号。每12个检验位受到32(384/12)数据字位的影响。从而减小了最大编码深度，并且提供了一种有益的模块化结构，它具有简化的硬件模式和具有优化的处理速度。所有这些条件均已包括在图1a-1c的生成矩阵设计中。
图2显示了作为从128位数据字中产生12位检验字的实施例的由硬件实现的基本元件。检验字一发生矩阵的“结构转换”在这里开始产生。按照发生器矩阵，这32个要考虑的数据字的比特位被存入图中所显示的“异-或-树形”结构中;这32个异或结构的输入用X表示。这里显示出在各异或元件10，11，12…中每4个数据位作为一个输入量存入。在各异-或元件输出端输出的信号与其余的输出信号共同输送到下一个异-或-级18。在图示的这个级内，奇偶校验总体地由发生器矩阵的12列之一所选出的及存入的32比特所构成。此外还有一个控制位K也输入到该异-或-级，这个控制位的功能将在下面描述。由于与所选的12-比特宽的检验字相关的生成矩阵包括了12个这种按列的奇偶校验，该硬件也由12个这样的异-或-树状网络构成。这些异-或-树状网络各输出一个12-比特的检验字。
图3表示该发生器的总体结构，发生器由图2所示的12个装置组装而成。128比特数据字是通过总线D传送的，这些数据字将相应于所配置的生成矩阵而输入，也就是说，采用合理的配置存入12个异-或-树形网络的各个32位输入端100，101中。由图2可知，每个异-或-树分支中可存入一个控制位K，于是总共提供了12-比特控制向量。
这12个异-或-分支输出用于整个数据字的总检验字。这个总的配置(图3)准确地在该装置中出现两次，一次称为发生器1，一次称为检验器一从现在起识别器(Priifer-fortanChecker)2。而发生器1和识别器2的结构是相同的。
上述控制输入K是接在异-或-树状网络100，101的输入侧，在正常情况下，在发生器1时的K值设为0，在试验的情况下，这个控制输入可设定为1，这是为了模拟一个差错，并为止测试硬件系统。在识别器2的情况下，该控制输入都输送给相应的接收检验位内，从而在输出端上直接获得已准备好待用的差错综合症候群，即指在再生的检验字和接收到的检验字之间的比特差。
图4显示了该装置的校正单元200。140比特总数据字被分成数据字Ds和检验字P输入到该校正单元中。该128比特数据字输入到实际的校正级201内，在那里每个比特经过一个分离的可控的转换器210处理，该转换器由一个简单的具有两个输入和一个输出的异-或-元件构成。
128比特的每一位每次占据一个转换器210的输入端A。一个检验字矩阵译码器202控制该转换器的另一输入端B。该检验字矩阵译码器202的输入侧存入差分检验字Sy-综合症候群。该综合检验字一般在这个位置上被再次强调，差错校正当然只有在这种情况下才启动，从而识别出可纠正的差错。通过检验字矩阵译码器202也能从该综合字Sy-检验字查出有关的带差错的数据位的地址，然后控制有关的转换器210的工作。
从该校正单元输出已校正好的128比特数据字Dc。综合字检验级203用于确定是否存在如上所述的一个可校正的差错。这里检验字Sy在存入检验字矩阵译码器202的同时，也输入给该综合字检验级203。
该检验字矩阵译码器202按行方式将该生成矩阵译码，当这3个标记的比特在该发生器矩阵的有关行n中具有值为1时，则产生128比特数据字矢量的一比特n的值为1。
该单元在发现存在可校正的差错时，通过综合字检验滤掉了无效的检验字，只有已校正的字才加以采用，从而简化了单元结构。在这种情况下，从综合字检验级203输出一个所谓标志(Flag)，即一个数据一软差错-标志Sf。当综合字输入多于1比特时，并且没有产生该软差错-标志Sf时，将产生一个硬差错-标志Hf。该硬差错-标志是由硬差错发生器204提供的。该硬差错发生器的构成包括一个12倍的或门电路、一个转换器和一个2倍的与门电路。
图5表示在检验字发生器1和检验字鉴定器2之间的数据流程，以及单个元件间的功能性连接关系。该检验字发生器在数据传输时启动，并且记录下这128比特数据字Ds及该12比特发生器掩膜G。这128比特数据字输入到发生器1中，且由一平行线路传送到发生器1的输出端，在那里与该12比特检验字P相汇合。然后这140比特的总的数据字D被传播。存储器功能块300的操作是经过该双箭头标识的数据线路实现的。该数据流动是在两个方向进行的，即存入和取出，存储器功能件300是4比特宽的DRAMs结构，因而该数据字分为35个DRAMs。这140比特长的字在其全长上受到该检验字的保护，而该检验字共同受到保护。在接收机上收到的这个总的数据字D现在被分为128比特数据字Ds和检验字P后存入所装配的检验器2内。该检验器检验该检验字，并形成差动检验字Sy-综合字-。
然后该综合字送到图4所示的校正单元200中，根据差错鉴定情况，在需要时进行校正纠错过程。
图2中的控制输入同时与检验位一起存入检验器2中，从而在检验器内部形成差动过程，也能形成该综合字结构。
图6表示附加接到发生器1/检验器2配置上的校正单元200。图5中检验器2的输出作为图6中校正单元200的输入。数据字Ds和所形成的综合字Sy以图4中所示的方式存入。
然后从该校正单元200中输出已校正后的数据字Dc，它继而又送入一个乘法器4中。同时未经校正的数据字Ds也送入该乘法器4的另一输入端。根据校正单元200的内部结构，从该校正单元200输出一个软差错-标记Sf作为控制输入送入乘法器4，从而使该乘法器可以根据已鉴定的差错状态确定，究竟输出已校正后的数据字Dc或输出原来的数据字Ds。
在存在硬差错的情况下，该校正单元提供有关的硬差错-标记Hf，例如突然中断写/读过程和显示差错。
权利要求
1.用于识别和/或校正数据字中1比特和多比特差错的方法，这些数据字通过数据总线实现在存储器组件中的读出和写入，检验字附在数据字上，根据额定检验字和数据传输后的实际检验字间的逐位的差动结构，形成一个综合字，该综合字的值使得在具有数据差错的情况下能实现一个纠错过程，或必要时促使一次读/写过程的重复操作，其特征在于，-总字长W分为数据字长d和检验字长P，数字的比特数为x=d/4数据部分字，即每次以4比特为基准，而检验字的比特数为y=P/4检验部分字，以4比特为基准，并且每个部分字属于一个4比特宽的存储元件，-相对于一个数据字的检验字是这样产生的，该检验字发生器采用每个列矢量(1-P)的d*P生成矩阵形式，生成加权为Gs=d/4，从而在按列奇偶校验时，每次d/4数据位的量影响一个检验位，并且同时每个行矢量具有发生器加权Gz=P/4，这样，按行方式每个数据位最大2比特影响一个检验部分字。
2.根据权利要求1的用于识别和/或校正数据字中1和多比特差错的方法，其特征在于，总字长W＝140比特，其中数据字长d＝128比特，检验字长P＝12比特，因此数据部分字的大小x＝32和检验部分字的大小y＝3。
3.根据权利要求2的用于识别和/或校正1和多比特差错的方法，其特征在于，在检验字中的可纠正的单位差错是通过Gsy＝3的综合字的加权值与数据字中的可纠正的单位差错区分开的，数据字带有Gsy＝1的综合字的加权值，在识别出存在这样的差错后，通过转换该有错的比特实现纠错操作。
4.根据权利要求3的用于识别和/或纠正1和多比特差错的方法，其特征在于，为了进一步实现差错鉴定，该生成矩阵在检验字发生过程中应满足下列条件，该检验字每3比特如下划分成4个子组U0，U1，U2，U3，其中32个数据部分字的第32比特0不受子组U0影响，32个数据部分字的第32比特1不受子组U1影响，32个数据部分字的第32比特2不受子组U2影响，32个数据部分字的第32比特3不受子组U3影响。
5.用于识别和/或校正数据字中1和多比特差错的装置，这些数据字通过数据总线实现在存储器组件中的读/写操作，其中检验字在发生器中附在数据字上，根据额定检验字和实际检验字的差动结构，在数据接收机上产生一个综合字，通过该综合字控制一个纠错单元进行有关的差错校正或重新启动一次读/写过程，其特征在于，还具有P个检验字异-或树形单元(100，101，…)，每个单元的输入X以d/4计，该数据字长(d)带有检验字，这d/4的选出的数据字比特存入有关单元，这些树形单元各输出一个检验位的检验字汇合到(18)，因此通过P个异-或-树形结构(100，101，…)总地构成P个检验字的检验位，在发生器(1)的数据发送侧，检验字(P)附接在该数据字(Ds)上，并且在接收机侧具有一个与发生器(1)结构相同的检验器(2)，它输出该综合字(Sy)，该综合字与数据字(Ds)共同传送到校正单元(200)上，校正单元由d个转换器(210)构成，每个转换器的输入(A)带有可控的d个数据位之一，每个转换器的输入(B)受到存入综合字的检验字矩阵译码器(202)的每次输出的控制，各转换器的输出总地产生已校正后的数据字。
6.根据权利要求5的用于识别和/或校正数据字中1和多比特差错的装置，其特征在于，异-或-树形单元(100，101，…)是这样构成的，它带有d/4个待检验的数据位，与每个列矢量(1-P)形成d＊P生成矩阵，其加权Gs＝d/4，从而在按列方式奇偶校验时，每d/4个数据位影响一个检验位，同时各行矢量具有发生器加权Gz＝P/4，从而按行方式每个数据位最大2比特影响由4比特构成的检验字之一。
7.根据权利要求6所述的用于识别和/或校正数据位中1和多比特差错的装置，其特征在于，该校正单元(200)具有一个综合字鉴定器(203)，该综合字(Sy)既输入到检验字矩阵译码器(202)，又输入到该综合字鉴定器，经过该综合字鉴定器(203)鉴定后，根据检验字的加权值设定输出一个软差错-标识(Sf)或一个硬差错标识(Hf)，用该软差错标识控制一个乘法器(4)，使该乘法器从所传送的数据字(Ds)和已校正的数据字(Dc)中选择出有效的数据字。
8.根据前述权利要求中之一或多个的用于识别和/或校正数据字中1和多比特差错的装置，其特征在于，每个异-或-树单元(100，101，…)带有一个附加的控制输入K。
9.根据权利要求8的用于识别和/或校正数据字中1和多比特差错的装置，其特征在于，在检验器(2)上每次可控制直接输入有关的接收检验位，从而每次在异-或-组件输出(18)的该综合字的有关比特是可用的。
10.根据前述权利要求中之一或多个的用于识别和/或校正数据字中1和多比特差错的装置，其特征在于，异-或-树形网络(100，101，…)的输入数量x是这样选择的，它可存入数据字长d＝128比特，并且它可输出12检验位，从而以每4比特为准，数据部分字的量为x＝32，同样以每4比特为准，检验部分字的量为y＝3。
全文摘要
一种用于识别和/或校正1和多比特数据字差错的方法和装置。为了优化识别和校正性能，同时尽量减少编码深度，即减小必要的门电路级的数量，本发明建议将数据字及检验字分为每4比特宽的部分字，这样检验字由P个检验位构成，而数据字由d个数据位构成。为产生检验字采用一个d*P生成矩阵，其中每个列矢量的生成加权Gs＝d/4，而每个行矢量的生成加权Gz＝P/4，这样按行方式每个数据位最大2比特影响一个检验部分字。
文档编号H03M13/05GK1091535SQ9311568
公开日1994年8月31日 申请日期1993年12月28日 优先权日1993年1月2日
发明者卡尔·迈克尔·马克斯, 汉斯·汉丁·冯·斯托德, 乌尔里克·拉克 申请人:麦克罗太克知识和数据统一处理有限公司