专利名称：闩锁电路的制作方法
技术领域：
本发明涉及半导体集成电路，尤其是有关与时钟信号同步工作的闩锁电路。
图10为表示传统的闩锁电路例子的电路图。在图10中的闩锁电路100由5个反相电路101、102、103、104、105，和2个N沟道MOS晶体管(下面称为NMOS晶体管)106、107，和2个P沟道MOS晶体管(下面称PMOS晶体管)108、109组成。将NMOS晶体管107和PMOS晶体管109的各漏极相互连接，再连接彼此的源极。
NMOS晶体管107和PMOS晶体管109各漏极的连接部连至反相电路103的输入端子；NMOS晶体管107和PMOS晶体管109的各源极连接部连接至反相电路104的输出端子。反相电路103的输出端子连至反相电路104的输入端子，反相电路103、104，NMOS晶体管107及PMOS晶体管109形成存储电路110。
NMOS晶体管106和PMOS晶体管108的各漏极彼此连接，并且各源极也互相连接。NMOS晶体管106和PMOS晶体管108的各漏极连接部连至反相电路103的输入端子；NMOS晶体管106和PMOS晶体管108的各源极连接部连至闩锁电路100的数据输入端子IN。上述NMOS晶体管107及PMOS晶体管108的各栅极相互连接再连到反相电路101的输出端子。该反相电路101的输入端子连至从外部输入时钟信号的时钟输入端CLK。
上述NMOS晶体管106及PMOS晶体管109的各栅极彼此连接，再连至反相电路102的输出端，该反相电路102的输入端连至反向电路101的输出端。并且，上述反相电路103的输出端和反相电路104的输入端的连接部连至反相电路105的输入端，该反相电路105的输出端连至闩锁电路100的数据输出端子OUS。其中，反相电路103的输入端、NMOS晶体管107的漏极及PMOS晶体管109的漏极的连接部形成端子A；反相电路103的输出端子及反相电路104的输入端的连接部形成端子B。此外，上述NMOS晶体管107和PMOS晶体管109分别形成发射栅极。
在上述构成中，当时钟输入端子CLK为“H”电平时，则反相电路101的输出端子为“L”电平，反相电路102的输出端为“H”电平。从而当NMOS晶体管106及PMOS晶体管108为ON，则处于导通状态，当NMOS晶体管107及PMOS晶体管109为OFF，则处于断开状态，来自通过数据输入端IN输入的外部数据信号输入上述存储电路110的端子A。输入端子A的数据信号由反相电路103倒相并通过存储电路110的端子B输入反向电路105的输入端，在反向电路105中倒相而从数据输出端子OUT输出。象这样，在时钟输入端子CLK为“H”电平期间，输入到数据输入端子IN的数据信号照原样传输到数据输出端子OUT而被输出。
另一方面，一旦时钟输入端子CLK由“H”电平变成“L”电平，则反相电路101的输出端和反相电路102的输出端分别变成“H”电平和“L”电平。从而，NMOS晶体管106及PMOS晶体管108关断而处于关闭状态；NMOS晶体管107及PMOS晶体管为导道而处于打开状态，在上述存储电路110中维持端子A及端子B的数据。以输入时钟输入端子CLK的时钟信号下降边所保持的数据，在时钟信号为“L”期间保持在存储电路110中，输入数据输入端子IN的数据信号的电平即使在时钟信号变成“L”期间，从数据输出端OUT输出的数据信号电平也不变化而保持恒定。
把上述闩锁电路100用于存储器读出放大器部中，在作为读出闩锁使用情况下，用字线指定存储单元阵列所要求的存储单元，该存储单元的存储数据通过位线、数据线及读出放大器输入上述闩锁电路100的数据输入端子IN。如上所述，在已有的闩锁电路100中，由于通过时钟信号的下降边保持数据，所以在作为读出闩锁使用情况下，比时钟信号下降边的定时还要靠前，输入到闩锁电路100的数据输入端子IN的输入数据，即从存储器读出的所需的存储单元数据需要确定。
因此，通过时钟信号的上升选择指定的地址字线，在存储单元中存储的存储数据通过位线、数据线及读出放大器直至传输到上述闩锁电路100的数据输入端子IN的延迟时间为t1，若设时钟信号“H”电平期间为tn，则作定时设计必须满足tn＞t1的关系。该定时设计是复杂的，尤其是周期短的高速工作，一旦存储容量变大，时钟信号的工作周期比为50％时不能工作，有必要使时钟信号工作周期比加大，所以其定时设计很难，这就是问题所在。
本发明根据上述问题，其目的在于提供一种闩锁电路，不考虑时钟信号的信号电平变化之定时，可正常地进行闩锁动作。
本发明是与时钟信号同步工作的闩锁电路中的技术构成。
即本发明的闩锁电路特征在于备有以下部分存储部，由第1反相电路及第2反向电路组成，分别以其一的输出端连至其二的输入端；第1转换部，连接到所述存储部的第1反向电路输入端子和接地之间，例如由MOS晶体管组成；第2及第3转换部，彼此串联连接，连接到所述存储部的第2反相电路的输入端和地之间，例如由MOS晶体管组成；第1控制部，根据从外部输入的2值数据信号控制所述第1转换部的转换动作；第2控制部，根据所述数据信号控制所述第2转换部的开关动作；延迟部，使所述存储部第2反相电路的输入端子信号电平之变化延迟地传输；第3控制部，根据由外部输入的时钟信号和由所述延迟部输入的信号的各信号电平来控制所述第3转换部的开关动作。
具体来说，所述第2控制部对于外来的数据信号，控制第二转换部，使进行与第2转换部开关动作相反的开关动作；所述存储部，当第1及第3转换部都处于断开状态时，保持写入的数据信号的信号电平；并且所述第3控制部由二个输入AND电路组成，该AND电路各输入端子都为“H”电平时，即由外部输入时钟信号和所述延迟部输入的信号的各信号电平都为“H”电平时，所述第3转换部处于导通状态。
并且，本发明所提供的与时钟信号同步工作的闩锁电路特征在于备有以下部分存储部，由第1反相电路及第2反相电路组成，其一的输出端分别连接至其二的输入端；第1转换部，连接到所述存储部的第1反相电路的输入端子和接地之间，例如由MOS晶体管组成；第二转换部、连接到所述存储部的第二反相电路输入端和接地之间，例如由MOS晶体管组成；第1控制部，根据由外部输入的2值数据信号控制所述第1转换部的开关动作；延迟部，使所述存储部第二反相电路的输入端子信号电平的变化延迟地传输；第二控制部，根据所述数据信号、自外部输入的时钟信号及自所述延迟部输入的信号的各信号电平，控制所述第二转换部的开关动作。
在如上所述的各闩锁电路中，还备有第4转换部，连接至所述存储部的第二反相电路的输入端和电源之间；和第4控制部，根据从外部输入的2值数据信号控制第4转换部的开关动作；在所述第4控制部，对于从外部来的数据信号，控制如MOS晶体管组成的第4转换部，使进行与第1转换部同样的开关动作。
进而本发明的与时钟信号同步工作的闩锁电路，其特征是备有以下部分存储部，由第1反相电路及第2反相电路组成，分别将其一的输出端连至其二的输入端；第1转换部，连在所述存储部的第2反相电路的输入端子和电源之间，由比如MOS晶体管组成；第二转换部，连接在所述存储部的第1反相电路的输入端和接地之间，由比如MOS晶体管组成；第1控制部，根据从外部输入的2值数据信号控制所述第1转换部的开关动作；延迟部，使所述存储部第2反相电路的输入端的信号电平变化延迟地传输；第2控制部，根据所述数据信号、从外部输入的时钟信号、及从所述延迟部输入的信号的各信号电平，控制所述第2转换部的开关动作。
本发明的与时钟信号同步工作的闩锁电路，其特征还备有以下部分存储部包括一个反相电路，和第1转换部，连接在所述反相电路的输入端和电源之间，比如串联连接多个MOS晶体管，和第2转换部，连接在所述反相电路输出端子和接地间，例如串联连接多个MOS晶体管；第3转换部，连接在所述存储部反相电路的输入端子和电源之间，比如由MOS晶体管组成；第4转换部，连接在所述存储部的反相电路的输入端子和接地间，例如由MOS晶体管组成；第1控制部，根据从外部输入的2值数据信号控制所述第3转换部的开关工作；延迟部，使所述存储部的反相电路的输入端子信号电平变化延迟地传输；第2控制部；根据由所述数据信号、从外部输入的时钟信号、及从所述延迟部输入的信号的各信号电平控制所述第4转换部的开关动作；所述第1转换部根据所述反相电路的输出端信号电平和从所述第二控制部输出的控制信号的信号电平进行开关工作；所述第二转换部根据所述反相电路输出端的信号电平和由所述第1控制部输出的控制信号的信号电平进行开关工作。
图1是表示本发明实施例1的闩锁电路例子电路图；图2是图1中所示的闩锁电路1的定时曲线图；图3是表示在图1的闩锁电路1中使用的各反相电路的电路例子图；图4是表示本发明实施例2的闩锁电路例子的电路图；图5是表示本发明实施例3的闩锁电路例子的电路图6是表示本发明实施例4的闩锁电路例子的电路图；图7是表示本发明实施例5的闩锁电路例子的电路图；图8是表示本发明实施例6的闩锁电路例子的电路图；图9是表示本发明实施例7的闩锁电路例子的电路图；图10是表示传统的闩锁电路例子的电路图。
下面参照附图，详细说明本发明。
实施例1图1是表示本发明实施例1的闩锁电路例子的电路图，在图中，闩锁电路1由2个输入AND电路2，6个反相电路3、4、5、6、7、8，3个NMOS晶体管9、10、11，和延迟电路12组成。该延迟电路12以串联连接形成多个反相电路，或在印刷电路板上形成布线图形，根据加长该布线图形之长度形成电容。
此外，在图1中，上述反相电路4形成第1反相电路，上述反相电路3形成第2反相电路，上述存储电路15形成权利要求1的存储部。并且上述NMOS晶体管11形成权利要求1的第1转换部，上述NMOS晶体管10形成权利要求1的第2转换部，上述NMOS晶体管9形成权利要求1的第3转换部，上述反相电路6形成权利要求1的第1控制部，上述反相电路5及6形成权利要求1的第2控制控制部，上述AND电路2形成权利要求1的第3控制部，上述延迟电路12形成延迟部。
反相电路3的输出端被连接至反相电路4，反相电路4的输出端被连至反相电路3的输入端，反相电路3及4形成存储电路15。在反相电路3的输入端及反相电路4的输出端的连接部上连接NMOS晶体管9的漏极，同时连接延迟电路12的输入端。NMOS晶体管9的源极连至NMOS晶体管10的漏极，NMOS晶体管10的源极接地。上述延迟电路12的输出端连至AND电路2的一个输入端子，AND电路2的另一输入端子连至从外部输入时钟信号的时钟输入端子CLK，AND电路2的输出端子连至NMOS晶体管9的栅极。在反相电路3的输出端及反相电路4的输入端上连接NMOS晶全管11的漏极，使NMOS晶体管11的源极接地。NMOS晶体管11的栅极连至反相电路5的输入端及反相电路6的输出端，反相电路5的输出端连至NMOS晶体管10的栅极，反相电路6的输入端连至闩锁电路1的从外部输入数据信号的数据输入端子IN上。
并且串联连接反相电路7及8形成串联电路，构成该串联电路的输入端的反相电路7的输入端连至反相电路3的输出端及反相电路4的输入端，构成上述串联电路输出端的反相电路8的输出端连至闩锁电路1的数据输出端OUT。此外，把反相电路3的输入端和反相电路4的输出端的连接部作为存储电路15的端子A，把反相电路3的输出端和反相电路4的输入端的连接部作为存储电路15的端子B，把延迟电路12的输出端作为D。
图2是上述图1所示的闩锁电路1的定时曲线图，利用图1及2说明上述图1所示的闩锁电路1的工作例子。
首先说明有关通过时钟信号上升边在上述存储电路15中保持的数据被复位的动作。初期状态数据输入端子IN利用预充电电路(未图示)等被置位“H”电平。即反相电路6的输出端子在“L”电平，反相电路5的输出端子为“H”电平。从而，NMOS晶体管11为OFF、或断开状态，NMOS晶体管10为ON，或导通状态。
其中，时钟输入端子CLK置位“L”电平时，与作为和存储电路15端子A同样的电平的延迟电路1S的输出端子D的电平无关，AND电路2的输出端子为“L”电平，NMOS晶体管9为OFF，或断开状态。这时，存储电路15的端子A及端子B作电气接地的通路不存在，存储电路15处于保持初期数据的状态，因此，从数据输出端子OUT还输出初期数据值。
接着时钟信号上升，一旦时钟输入端CLK从“L”电平变成“H”电平，在存储电路15的端子A为“L”电平时，AND电路2的输出端子不从“L”电平变化，存储电路15的端子B不从“H”电平变化，因此，数据输出端子OUT不从“H”电平变化。另一方面，存储电路15端子为“H”电平时，通过时钟输入端子CLK从“L”电平变“H”电平，AND电路2的输出端子从“L”电平变至“H”电平。因此，处于断开状态的NMOS晶体管9为ON，或导通状态，通过NMOS晶体管10为ON，或导通状态。存储部15的端子A通过NMOS晶体管9及10接地，或“L”电平，据此端子B稳定在“H”电平。
其后，延迟电路12的输出端D随着端子A从“H”电平变成“L”电平，从“H”电平变成“L”电平，AND电路2的输出端由“H”电平变成“L”电平，NMOS晶体管9为OFF，或断开状态。然后，存储电路15再次成为保持数据状态，数据输出端子OUT复位“H”电平。这样使复位动作结束。
接着说明数据的闩锁动作。上述复位动作结束后，根据读出的存储单元数据，使输入数据输入端子IN的信号电平变化。但是在由存储单元读出“H”电平数据情况下，在闩锁电路1的工作中不作变化，从数据输出端子OUT输出与复位状态同样的“H”电平信号。由存储单元读出“L”电平的数据情况下，输入数据输入端子IN的信号电平由“H”电平变成“L”电平，NMOS晶体管10为OFF，或断开状态，NMOS晶体管11为ON，或导通状态，存储电路15的端子B通过NMOS晶体管11被接地，存储电路15的端子B稳定在“L”电平、端子B稳定在“H”电平，数据输出端子OUT由“H”电平变成“L”电平。
这时，数据输入端子I N由“H”电平变成“L”电平，NMOS晶体管10为OFF，或断开状态，所以NMOS晶体管9即使为ON或导通状态，存储电路15的端子A也不接地。因此，由数据输出端子OUT输出的信号的信号电平不通过输入时钟输入端子CLK的时钟信号的信号电平发生变化。一旦输入数据输入端子IN的信号电平从“H”电平下降至“L”电平，存储电路15的端子A从“L”电平变成“H”电平，端子B从“H”电平变成“L”电平而被闩锁，随之，数据输出端OUT从“H”电平变成“L”电平。
在存储电路15中闩锁了的数据由数据输出端OUT输出并读出之后，为进行下一周期工作，数据输入端IN通过预充电电路等变成“H”电平，闩锁电路1作上述复位动作，再次被复位，其定时在图2中用符号a表示。其中，上述延迟电路12有必要使只是保证存储电路15端子A从“H”电平成为“L”电平的时间延迟，延迟电路12的延迟时间在能保证从端子A的“H”电平变成“L”电平的时间中设定。并且，闩锁电路1的上述复位动作中所需的时间，由于只是延迟电路12的延迟时间调节，所以没有必要考虑其他定时。
如上所述，在本发明的实施例1的闩锁电路1中，输入时钟输入端子CLK的时钟信号下降边的定时，比输入数据输入端子IN的信号电平变化定时可早可晚。通过这一点，时钟信号“H”电平期间，并不高于在使存储电路15复位中所需要的时间，没有必要进行考虑输入数据输入端子IN的信号变化定时和时钟信号的信号电平变化之定时的定时设计，这种定时设计变得容易，一般以常用的工作周期比50％的时钟信号可正常工作。
实施例2图3是表示在上述实施例1的闩锁电路1中使用的各反相电路之电路例子的电路图。在图3，反相电路由PMOS晶体管20和NMOS晶体管21构成，PMOS晶体管20的源极从电源外加电源电压Vcc，PMOS晶体管20的漏极接在NMOS晶体管21的漏极上，该连接部成为反相电路的输出端，NMOS晶体管21的源极接地。并且P和NMOS晶体管20、21的各栅极相互连接，该连接部成为反相电路的输入端。
据此，在上述存储电路15的端子A从“L”电平转换成“H”电平时，在反相电路中，上述PMOS晶体管为ON，NMOS晶体管为OFF，以此反相电路4的输出端成为“H”电平。其中，为更准确快速地使端子A变成“H”电平，使上述PMOS晶体管20的栅极幅度变窄，加大导通电阻，使用栅极幅度变宽导通电阻变小的MOS晶体管，最好使端子A从“L”电平转换至“H”电平，象这样的构形作为本发明实施例2。
图4是表示本发明实施例2的闩锁电路例子的电路图。在图4，与上述图1相同部分用同样的符号标注，对此说明从略，仅说明与图1不同之处。
与图1的不同点是在图4中，附加PMOS晶体管26，随之是把图1的闩锁电路1作为闩锁电路25。在图4，所述PMOS晶体管26的漏极连接到存储电路15的端子A，PMOS晶体管26的漏极连至存储电路15的端子A，PMOS晶体管26的栅极连至反相电路6的输出端。并且，从电源把电源电压Vcc施加到PMOS晶体管26的源极。上述PMOS晶体管26构成权利要求7的第4转换部，上述反相电路6也将构成权利要求7的第4控制部。
如上所述的构成中，当存储电路15的端子A从“L”电平变成“H”电平时，即在把数据写入存储电路13上时，反相电路4的PMOS晶体管20与上述PMOS晶体管26必定同时为ON，处于导通状态。因此，可迅速可靠地使存储电路15的端子A从“L”电平变成“H”电平，端子B从“H”电平变成“L”电平，能改善向存储电路15的写入特性。
实施例3图5是表示本发明实施例3的闩锁电路例子的电路图。在图5与图1相同部分标以同样符号，说明从略，仅对与图1的不同处进行说明。
与图1不同的图5中，去除图1的AND电路2和反相电路5，补充2个输入NAND电路31和2个输入NOR电路32，随之是把图1的闩锁电路1作为闩锁电路30。
在图5，反相电路6的输出端连至NMOS晶体管11的栅极，同时连至NOR电路32一个输入端。NOR电路32的另一个输入端上连接上述延迟电路12的输出端子D，NAND电路31的另一个输入端接到上述时钟输入端子CLK。并且NMOS晶体管9的漏极连至上述存储电路15的端子A，NMOS晶体管9的源极接地。
此外，在图5中，反相电路6构成权利要求6的第1控制部，反相电路6、NAND电路31及NOR电路32构成权利要求6的第2控制部，NMOS晶体管11构成权利要求6的第1转换部，NMOS晶体管9构成权利要求6的第2转换部，存储电路16形成权利要求6的存储部。
在如上所述构成中，说明了闩锁电路30的工作例子，此外，图5所示的闩锁电路30的定时曲线图因与上述图2的相同，所以作了省略。
下面就有关通过时钟信号上升边在上述存储电路15中保持了的数据被复位的工作进行说明。作为初期状态，数据输入端子IN通过预充电电路(未图示)等置位于“H”电平。即，反相电路6的输出端子成为“L”电平，NMOS晶体管11为OFF，或断开状态。
其中，时钟输入端子CLK为“L”电平时，与作为和存储电路15的端子A同电平的延迟电路12的输出端子D的电平无关，NAND电路31的输出端子是“H”电平。从而，NOR电路32的输出端子为“L”电平，NMOS晶体管9为OFF，或断开状态。该状态时，不存在存储电路15的端子A及端子B作电接地的通路，存储电路15处于保持初期数据的状态。从而，从数据输出端OUT也输出初期数据值。
接着，时钟信号上升，一旦时钟输入端子CLK由“L”电平变成“H”电平，则在存储电路15的端子A为“L”电平情况下，NAND电路31的输出端子不从“H”电平变化，存储电路15的端子B不从“H”电平变化，从而，数据输出端子OUT不从“H”电平变化。另一方面，在存储电路15的端子A为“H”电平情况下，时钟输入端子CLK从“L”电平变成“H”电平，借此，NAND电路31的输出端子从“H”电平变成“L”电平，NOR电路32的输出端子从“L”电平变成“H”电平。因此，处于断开状态的NMOS晶体管9为ON，成导通状态。存储电路15的端子A通过NMOS晶体管9接地，成为“L”电平，随之端子B稳定在“H”电平。
其后，延迟电路12的输出端子D随着端子A从“H”电平变成“L”电平，从“H”电平变成“L”电平，NAND电路31的输出端从“L”电平变成“H”电平，从而，NOR电路32的输出端由“H”电平变成“L”电平，NMOS晶体管9为OFF，或断开状态。然而存储电路15重新成为保持数据的状态，数据输出端子OUT复位到“H”电平，这样复位工作结束。
下面说明有关数据的闩锁动作。上述复位工作完后，根据读出的存储单元的数据，输入至数据输入端子IN的信号电平发生变化。但是，在存储单元读出“H”电平数据情况下，闩锁电路30的工作中无变化，通过数据输出端子OUT输出与复位状态同样的“H”电平信号。从存储单元读出“L”电平的数据情况下，输入数据输入端IN的信号电平从“H”电平变成“L”电平，NMOS晶体管11为ON，或导通状态，存储电路15端子B通过NMOS晶体管11被接地，存储电路15的端子B稳定在“L”电平，端子A稳定在“H”电平，数据输出端子OUT由“H”电平变成“L”电平。
这时，由于数据输入端子IN由“H”电平变成“L”电平，NOR电路32其一输入端子成为“H”电平，NOR电路32的输出端子成为“L”电平，NMOS晶体管9为OFF，成断开状态，所以没有使存储电路15的端子A接地，由数据输出端子OUT输出的信号的信号电平不通过输入时钟输入端子CLK的时钟信号的电平发生变化。当数据输入端子IN上输入的信号电平从“H”电平下降至“L”电平，则存储电路15的端子A从“L”电平变成“H”电平，端子B从“H”电平变成“L”电平地被闩锁。随此，数据输出端子OUT从“H”变成“L”。
在存储电路15中被闩锁的数据由数据输出端子OUT输出并读出之后，为了作下一个周期的工作，数据输入端子IN通过预充电电路等变成“H”电平。闩锁电路30进行上述复位动作再次被复位，其定时用上述图2中符号a表示。在闩锁电路30中的上述复位动作所需时间由于只是由延迟电路12的延迟时间调节、所以不必考虑其他定时。
如上所述，在本发明实施例3的闩锁电路30中，获得与上述实施例1同样的效果，进一步通过仅用NMOS晶体管9实施将上述存储电路15的端子A由“H”电平变成“L”电平，可更可靠迅速地使存储电路15的端子A从“H”电平变成“L”电平，使端子B从“L”电平变成“H”电平，能改善往存储电路15的写入特性。
实施例4在上述实施例3的闩锁电路30中也与上述实施例2一样，当上述存储电路15的端子A由“L”电平转换成“H”电平时，在反相电路4中，通过上述PMOS晶体管20打开、NMOS晶体管21关闭，反相电路4的输出端成为“H”电平。在此，上述实施例3中，为了更可靠迅速地使端子A变成“H”电平，使上述PMOS晶体管20及NMOS晶体管21的栅极幅度变窄，提高导通电阻，使用栅极幅度宽、导通电阻小的MOS晶体管，最好要使端子A从“L”电平转换成“H”电平。象这样的构形作为本发明的实施例4。
图6是表示本发明实施例4的闩锁电路的电路图。在图6中，与上述图5同样部分标以同样符号，对其说明从略，同时仅说明其与图5的不同处。
图6与图5的区别为补充PMOS晶体管36和反相电路37、随之是把图5的闩锁电路30作为闩锁电路35。
在图6，上述PMOS晶体管36的漏极连至存储电路15的端子A，PMOS晶体管36的栅极连至反相电路37的输出端，反相电路37的输入端连至反相电路6的输出端。并且通过电源给PMOS晶体管36的源极施加电源电压Vcc。此外，在图6中，PMOS晶体管36形成权利要求6的第4转换部，反相电路6及37形成权利要求7的第4控制部。
如上述构成中，当存储电路15的端子A从“L”电平成为“H”电平时，即，数据输入端子IN从“H”电平成为“L”电平，NMOS晶体管11为ON，成导通状态，当把数据写入存储电路15时，反相电路4的PMOS晶体管20必须与上述PMOS晶体管36都为ON，或导通状态。因此，能更可靠迅速地使存储电路15的端子A由“L”电平变成“H”电平，端子B由“H”电平变成“L”电平，进一步改善了往存储电路15的写入特性。
实施例5在上述实施例4的闩锁电路中，通过设置上述PMOS晶体管36，可去除NMOS晶体管11。象这样的设置为本发明的实施例15。
图7是表示本发明实施例5的闩锁电路例的电路图。此外在图7，与图6相同的部分用同样符号标注，对此说明从略，仅说明与图6不同部分。
图7与图6的区别在于删除图6的NMOS晶体管11，把反相电路6的输出端连至NOR电路32的一个输入端和反相电路37的输入端，随之是把图6的闩锁电路35作为闩锁电路40。
此外，在图7中，PMOS晶体管36形成权利要求9的第1转换部，NMOS晶体管9作为权利要求9的第2转换部，并且，反相电路6及37形成权利要求9的第1控制部，反相电路6、NAND电路31及MOR电路32形成权利要求9的第2控制部，存储电路15形成权利要求9的存储部。
在上述构成中，说明闩锁电路40的工作例。此外，图7所示的闩锁电路40的定时曲线图与图2相同，在此省掉。并具有关复位动作，除删除NMOS晶体管11以外，因与上述图6的闩锁电路35一样，所以说明从略。
说明有关闩锁电路40的数据闩锁动作。复位动作结束之后，根据读出的存储单元之数据，改善输入数据输入端IN的输入电平。但在通过存储单元读出“H”电平数据情况下，在闩锁电路40的工作中无变化。
由存储单元读出“L”电平数据情况下，输入数据输入端子IN的信号电平由“H”电平变成“L”电平，PMOS晶体管36为ON，处于导通状态，存储电路15端子A通过PMOS晶体管36施加电源电压，存储电路15的端子A和B分别稳定在“H”电平和“L”电平，数据输出端子OUT从“H”电平变成“L”电平。此外因与上述图6的闩锁电路35的工作一样，所以对其说明从略。
这样，本实施例5的闩锁电路40除了删除上述图6的闩锁电路35的NMOS晶体管11之外，其构成及工作与上述闩锁电路35一样，所以可获得与上述实施例1的闩锁电路同样效果。
实施例6图8是表示本发明实施例6的闩锁电路例的电路图。
此外在图8，与上述图7相同部分用同样符号标注，在此对其说明从略，仅说明与上述图7的不同之处。
图8与图7不同处在于删除反相电路4，附加PMOS晶体管46、47及NMOS晶体管48、49，随之，把图7的存储电路15作为存储电路50，把图7的闩锁电路40作为闩锁电路45。
在图8，存储电路50由反相电路3、PMOS晶体管46、47及NMOS晶体管48、49构成。串联连接PMOS晶体管46、47及NMOS晶体管48、49。PMOS晶体管46的漏极和PMOS晶体管47的源极连接，PMOS晶体管47的漏极连至NMOS晶体管48的漏极，NMOS晶体管48的源极连至NMOS晶体管49的漏极。并且，PMOS晶体管46的源极连至电源电压为Vcc的电源，使NMOS晶体管49的源极接地。上述PMOS晶体管47的漏极和NMOS晶体管48的漏极连接部连至上述反相电路3的输入端，把该连接部作为存储电路50的端子A。
并且，上述PMOS晶体管46及NMOS晶体管49的各栅极彼此连接，该连接部被连至反相电路3的输出端上，将该连接部作为存储电路50的端子B。上述PMOS晶体管47的栅极连至NOR电路32的输出端，NMOS晶体管48的栅极连至反相电路37的输出端。PMOS晶体管36的漏极、NMOS晶体管9的漏极与延迟电路12的输入端分别连至上述存储电路50的端子A，反相电路7的输入端子连至上述存储电路50的端子B。
此外，在图8NMOS晶体管46及47构成权利要求10的第1转换部，PMOS晶体管48及49构成权利要求10的第2转换部，反相电路3构成权利要求10的存储部的反相电路，存储电路50构成权利要求10的存储部。并且PMOS晶体管36构成权利要求10的第3转换部，NMOS晶体管9构成权利要求13的第4转换部，反相电路6及37形成权利要求10的第1控制部，反相电路6、NAND电路31及NOR电路32形成权利要求10的第二控制部。
在如上所述构成中，说明闩锁电路45工作。此外，图8所示的闩锁电路45的定时曲线图因与上述图2一样，所以不再复述。
开始，说明有关由时钟信号的上升使保持在上述存储电路50中的数据复位的工作。在初期状态，数据输入端子IN通过预充电电路(未图示)等置位于“H”电平。即，反相电路37的输出端子成为“H”电平，PMOS晶体管36为OFF，或断开状态，NMOS晶体管48为ON，或导通状态。
这时，存储电路50的端子A为“L”电平时，端子B为“H”电平，PMOS晶体管46为OFF或断开状态，NMOS晶体管49为ON，或导通状态。并且，延迟电路12的输出端子D的电平与存储电路50的端子A一样，所以NAND电路31的其一输入端子为“L”电平，与时钟信号的信号电平无关，NAND电路31的输出端子为“H”电平。从而，NOR电路32的输出端子为“L”电平，NMOS晶体管9为OFF，或断开状态，PMOS晶体管47为ON，或导通状态。象这样，NMOS晶体管9、PMOS晶体管36及46或断开状态，PMOS晶体管47、NMOS晶体管48及49处于导通状态，所以存储电路50的端子A不从“L”电平变化，存储电路50处于保持初期数据状态。
下面，作为初期状态，当数据输入端子IN置位于“H”电平时，存储电路50的端子A为“H”电平情况下，端子B为“L”电平，PMOS晶体管46为ON，成导通状态，NMOS晶体管49为OFF，处于断开状态。并且，延迟电路12的输出端子D的电平与存储电路50的端子A一样，NAND电路31其一输入端子为“H”电平。其中，NAND电路31的其二输入端子上，由时钟输入端子CLK输入时钟信号，当该时钟信号的信号电平为“L”电平时，NOR电路32的输出端子为“L”电平，NMOS晶体管9为OFF，成断开状态，PMOS晶体管47为ON，成导通状态。象这样，NMOS晶体管9、49及PMOS昌体管36为断开状态，因PMOS晶体管46、47处于导通状态，所以存储电路50的端子A不从“H”电平变化。
在此，时钟信号上升，一旦时钟输入端CLK从“L”电平变成“H”电平，则NAND电路31的输出端子成为“L”电平，NOR电路32的输入端子全部成为“L”电平，所以NOR电路32的输出端成为“H”电平，NMOS晶体管9为ON，成导通状态，PMOS晶体管47为OFF，成断开状态。象这样，NMOS晶体管9、48及PMOS晶体管46成导通状态，PMOS晶体管36、47及NMOS晶体管49成导通状态，存储电路50的端子A通过NMOS晶体管9接地，从“H”电平变成“L”电平。随之，端子B变成“H”电平，PMOS晶体管46为断开状态，同时NMOS晶体管49为ON，稳定在导通状态。
其后，延迟电路12的输出端D随着端子A从“H”电平变成“L”电平，从“H”电平变成“L”电平，NAND电路31的输出端与从时钟输入端子CLK输入的时钟信号的信号电平无关，从“L”电平变成“H”电平，从而，NOR电路32的输出端子从“H”电平成为“L”电平，NMOS晶体管9为OFF，或断开状态，同时PMOS晶体管为ON，成导通状态。即NMOS晶体管9及PMOS晶体管36、46成断开状态，PMOS晶体管47及NMOS晶体管48、49成导通状态，存储电路50再次成为保持数据状态，数据输出端子OUT复位成“H”电平。这样复位动作结束。
接着说明数据的闩锁动作。上述复位动作结束之后，根据读出的存储单元数据，输入数据输入端IN的信号电平发生变化。但是在从存储单元读出“H”电平数据情况下，数据输入端IN为“H”电平，上述复位动作结束之后的闩锁电路45的动作无变化。
上述复位动作结束之后，从存储单元读出“L”电平数据情况下，输入数据输入端IN的信号电平从“H”电平变成“L”电平、PMOS晶体管36为ON成导通状态，NMOS晶体管48为OFF，成断开状态。并且，NOR电路32的一个输入端上输入“H”电平，与另一个输入端的电平无关，即与延迟电路12的输出端D及时钟输入端CLK的电平无关，NOR电路32的输出端成为“L”电平，NMOS晶体管9为OFF，成断开状态，PMOS晶体管47为ON，成导通状态。
象这样，NMOS晶体管9、48及PMOS晶体管46成断开状态，PMOS晶体管36、47及NMOS晶体管49成导通状态，存储电路50的端子A成为“H”电平，端子B稳定在“L”电平，数据输出端子OUT从“H”电平变成“L”电平。
这时，数据输入端子IN从“H”电平变成“L”电平，NOR电路32的一个输入端成为“H”电平，NOR电路32的输出端成为“L”电平，NMOS晶体管9为OFF，成断开状态，所以通过不使存储电路50的端子A接地，从数据输出端子OUT输出的信号的信号电平并不随输入时钟输入端CLK的时钟信号的信号电平发生变化，一旦输入数据输入端IN的信号电平由“H”电平下降至“L”电平，存储电路50的端子A和B分别从“L”电平和“H”电平变化为“H”电平和“L”电平而得到闩锁，随之，数据输出端OUT从“H”电平变成“L”电平。
象这样，在存储电路50闩锁了的数据从数据输出端OUT输出读出之后，为了下一个周期的工作，数据输入端IN借助预定充电电路等成为“H”电平，闩锁电路45作上述复位动作再次被复位，其定时在上述图2中用符号a表示。闩锁电路45的上述复位动作中所需时间仅由延迟电路12的延迟时间可调节，所以无需考虑其他定时。
如上所述，在本发明实施例6的闩锁电路45中，赋于与上述实施例1同样的效果，并且NMOS晶体管9及PMOS晶体管47不同时处于导通状态，同时，在PMOS晶体管36及NMOS晶体管48中也不同时处于导通状态，而，由于NMOS晶体管9及PMOS晶体管36不同时处于导通状态，所以PMOS晶体管36为ON，或导通状态情况下，没有可靠地使端子A接地，再有NMOS晶体管9为ON，成导通状态情况下，由于不会可靠地在端子A上施加电源电压Vcc，所以能更可靠地使存储电路50的端子A从“H”电平变成“L”电平，使端子B从“L”电平变成“H”电平，所以改善了往存储电路50的写入特性，同时谋求低电耗。
实施例7从上述实施例1到实施例6的闩锁电路中，虽然把延迟电路12的输入端连至反相电路3的输入端即存储电路的端子A，但也可把延迟电路12的输入端连至反相电路7的输出端和反相电路8的输入端的连接部，把象这样的构成作为本发明的实施例7。
图9是表示本发明实施例7的闩锁电路例子的电路图。此外在图9，与图1相同部分用同样符号标注、在此说明从略，同时仅说明与图1的不同点。
与图1不同的图9在于不把延迟电路12的输入端与反相电路3的输入端子和反相电路8的输入端子的连接部相连。因此，把图1的闩锁电路1作为闩锁电路60。此外在本实施例7中，虽然以作为实施例1的上述图1的闩锁电路1为例进行了说明，但因从上述实施例2至实施例6的各闩锁电路中都是一样的，所以对其说明从略。
闩锁电路60的工作与上述图1的闩锁电路1的区别在于在图1的闩锁电路1中，与把存储电路15的端子A的电平变化直接传输给延迟电路12的输入端子相反，在闩锁电路60中，存储电路15的端子A的电平变化通过反相电路3及反相电路7传输到延迟电路12的输入端。
根据上述构形，在图1的闩锁电路1中，虽然仅在延迟电路12中作延迟，但在延迟电路60中，所能作出的延迟是延迟电路12设定的延迟时间加上由反相电路3及7产生的延迟时间，能作出更牢靠的延迟，同时，能更小地设定延迟电路12的延迟时间，这可减少构成延迟电路12的反相电路数量，或使构成延迟电路12的布线图形长度缩短、减小在印刷电路板的占有面积，会降低延迟电路12的耗费成本。
和上述说明所展示的那样，根据本发明的闩锁电路，存储部由第1反相电路及第二反相电路组成，并且分别把1个输出端子连在第1个输入端子构成，通过比如由NMOS晶体管组成的第1转换部使第1反相电路的输入端接地，通过由比如各个NMOS晶体管组成的第2转换部及第3转换部的串联电路使第二反相电路的输入端接地。在上述构成中，第1转换部及第2转换部对从外部输入的2值数据信号要作反相开关动作，第3转换部根据上述延迟部输出端子的信号电平和从外部输入的时钟信号的各信号电平作开关动作。
具体来说，对于从外部来的数据信号，控制第2转换部，使进行与第1转换部的开关动作相反的开关动作，上述存储部，当第1及第3反相部都处于断开状态时，保持写入的数据信号的信号电平。并且，用二个输入AND电路控制上述第3转换部的开关动作，当该AND电路的各输入端子都为“H”电平时，即，当从外部输入的时钟信号和从上述延迟部输入的信号的各信号电平都为“H”电平时，使第3转换部处于导通状态。
根据上述构形，从外部输入的时钟信号的信号电平发生变化的定时，比起从外部输入的2值数据信号的信号电平发生变化的定时可快可慢。因此，不必作考虑上述数据信号的信号电平变化的定时和上述时钟信号的信号电平变化的定时的定时设计，因此易于作该定时设计，通常用常使用的工作周期比50％的时钟信号可顺利地工作。
并且根据本发明的闩锁电路，存储部由第1反相电路及第2反相电路组成，并且分别把一个输出端子与另一个输入端子连接形成，通过由比如NMOS晶体管组成的第1转换部使第1反相电路的输入端接地，通常由比如NMOS晶体管组成的第2转换部使第2反相电路的输入部接地。在上述构成中，第1转换部根据从外部输入的上述数据信号进行开关动作，第二转换根据上述数据信号、从外部输入的时钟信号、及从上述延迟部输入的信号的各信号电平进行开关动作。
这样，没有必要作考虑上述数据信号的信号电平变化的定时和上述时钟信号的信号电平的定时的定时设计，可顺利地作该定时设计，同时仅在第2转换部作使第2反相电路的输入端由“H”电平变成“L”电平，与用串联连接的2个转换部进行的情况相比，能更可靠迅速地使第2反相电路的输入端子从“H”电平变成“L”电平，使第1反相电路的输入端子从“L”电平变成“H”电平，改善写入存储部的写入特性。
如上所述的各闩锁电路中，再通过由比如NMOS晶体管组成的第4转换部施加电源电压，在所述构成中，第4转换部根据从外部输入的上述数据信号进行开关动作。具体来说上述第4转换部作与第1转换部同样的开关动作，在使存储部的第1反相电路的输入端由“L”电平变成“H”电平时成导通状态。
这样，可更牢靠迅速地使存储部的第1反相电路的输入端从“L”电平变成“H”电平，使第2反相电路的输入端从“H”电平变成“L”电平，进一步改善写入存储部的特性。
并且，根据本发明的闩锁电路，存储部由第1反相电路及第2反相电路组成，并分别把一个输出端子连至另一个输入端子形成。第1反相电路的输入端通过由如NMOS晶体管组成的第1转换部外加电源电压，并且通过由如NMOS晶体管组成的第2转换部被接地。在上述构成中，第1转换部根据从外部输入的上述数据信号作开关动作，第二转换部根据上述数据信号，从外部输入的时钟信号及由上述延迟部输入的信号的各信号电平，进行开关动作。
这样，从外部输入的时钟信号的信号电平变化的定时比起由外部输入的二值数据信号的信号电平变化的定时来也可快也可慢，因此，不必要作考虑上述数据信号的信号电平变化的定时和上述时钟信号的信号电平变化的定时的定时设计，能容易地进行给定时设计，用平时常使用的工作周期比50％的时钟信号可顺利地工作。
另一方面，在如上所述的各闩锁电路中，也可至少通过1个反相电路把上述延迟部的输入端子连至上述存储部的第二反相电路的输出端子。借此，可作这样的时间延迟，即在延迟部设定的延迟时间上加由存储部第二反相电路产生的延迟时间、及由设置在第二反相电路输出端和延迟部的输入端子间的反相电路产生的延迟时间，由于可更小地设定延迟部的延迟时间，所以或者能减少构成延迟部的反相电路数量，或者缩短构成延迟部的布线图形长度，减小印刷电路板的占有面积，降低延迟部的耗费成本。
并且，根据本发明的闩锁电路，存储部包括1个反相电路，和连在该反相电路的输入端和电源之间，例如使多个MOS晶体管串联连接组成的第1转换部，和连在上述反相电路输出端和接地之间，例如使多个MOS晶体管串联连接组成的第2转换部；存储部的反相电路的输入端、如通过由NMOS晶体管组成的第3转换部施加电源电压，进而通过由NMOS晶体管组成的第4转换部接地。在上述构成中，上述第1转换部根据上述反相电路的输出端子的信号电平和从上述第2控制部输出的控制信号的信号电平实施开关动作；上述第2转换部根据上述反相电路的输出端子的信号电平，和由上述第1控制部输出的控制信号的信号电平实施开关动作。并且，第3转换部根据从外部输入的上述数据信号实施开关动作；第4转换部根据上述数据信号、从外部输入的时钟信号、及从上述延迟部输入的信号的各信号电平实施开关动作。
这样，不必作考虑上述数据信号的信号电平的变化定时和上述时钟信号的信号电平变化的定时的定时设计，可容易地进行该定时设计。加上第1和第4转换部、第2和第3转换部、第3和第4转换部并不分别同时导通，所以在第3转换部成为导通状态情况下，没有使存储部反相电路的输入端子牢靠接地，并且在第4转换部成为导通状态情况下不能可靠地把电源电压Vcc施加在存储部反相电路的输入端子上。因此，可有效迅速地把存储部反相电路的输入端从“L”电平变成“H”电平，把反相电路的输出端子从“H”电平变成“L”电平，进一步改善写入存储部的特性、同时可求得对电力的低消耗。
并且，上述延迟部的输出端子可通过至少1个反相电路连至上述存储部反相电路的输出端，象这样，在延迟部设定了的延迟时间上分别加上由存储部反相电路产生的延迟时间，和由设置在存储部的反相电路输出端和延迟部的输入端之间的反相电路所产生的延迟时间，对上述延迟时间作时间的延迟。由于设定延迟部的延迟时间小，所以或使构成延迟部的反相电路数量减少，或缩短构成延迟部的布线图形长度，可减小印刷电路板的占有面积、降低延迟部的耗费成本。
权利要求
1.一种与时钟信号同步工作的闩锁电路，其特征在于备有以下部分存储部，由第1反相电路及第2反向电路组成，分别以其一的输出端连至其二的输入端；第1转换部，连接到所述存储部的第1反向电路输入端子和接地之间，第2及第3转换部，彼此串联连接，连接到所述存储部的第2反相电路的输入端和地之间，第1控制部，根据从外部输入的2值数据信号控制所述第1转换部的转换动作；第2控制部，根据所述数据信号控制所述第2转换部的开关动作；延迟部，使所述存储部第2反相电路的输端子信号电平之变化延迟地传输；第3控制部，根据由外部输入的时钟信号和由所述延迟部输入的信号的各信号电平控制所述第3转换部的开关动作。
2.如权利要求1的电路，其特征是，所述第2控制部对于外来的数据信号，控制所述第二转换部，使进行与第1转换部开关动作相反的开关动作。
3.如权利要求1的电路，其特征是，所述存储部，当第1及第3转换部都处于断开状态时，保持写入的数据信号的信号电平。
4.如权利要求1的电路，其特征是，所述第1、2、3转换部分别由MOS晶体管组成。
5.如权利要求1的电路，其特征是，所述第3控制部由2个输入AND电路组成，该AND电路各输入端子都为“H”电平时，所述第3转换部处于导通状态。
6.一种与与时钟信号同步工作的闩锁电路，其特征是备有以下部分存储部，由第1反相电路及第2反相电路组成，其一的输出端连至其二的输入端；第1转换部，连接到所述存储部的第1反相电路的输入端子和地之间，第二转换部，连接到所述存储部的第2反相电路的输入端和地之间，第1控制部，根据从外部输入的2值数据信号控制所述第1转换部的开关动作；延迟部，使所述存储部第2反相电路的输入端子的信号电平变化延迟地传输；第2控制部，根据所述数据信号、从外部输入的时钟信号、及从所述延迟部输入的信号的各信号电平，控制所述第2转换部的开关动作。
7.如权利要求1至6的任一项的电路，其特征是，在如上所述的各闩锁电路中，还备有第4转换部，连接至所述存储部的第二反相电路的输入端和电源之间；和第4控制部，根据从外部输入的2值数据信号控制第4转换部的开关动作。
8.如权利要求7的电路，其特征是，在所述第4控制部，对于从外部来的数据信号，控制所述第4转换部，使进行与第1转换部同样的开关动作。
9.一种与时钟信号同步工作的闩锁电路，其特征是备有以下部分存储部，由第1反相电路及第2反相电路组成，分别将其一的输出端连至其二的输入端；第1转换部，连在所述存储部的第2反相电路的输入端子和电源之间，第二转换部，连接在所述存储部的第1反相电路的输入端和接地之间，第1控制部，根据从外部输入的2值数据信号控制所述第1转换部的开关动作；延迟部，使所述存储部第2反相电路的输入端的信号电平变化延迟地传输；第2控制部，根据所述数据信号、从外部输入的时钟信号、及从所述延迟部输入的信号的各信号电平，控制所述第2转换部的开关动作。
10.一种与时钟信号同步工作的闩锁电路，其特征还备有以下部分存储部包括一个反相电路，和第1转换部，连接在所述反相电路的输入端和电源之间，和第2转换部，连接在所述反相电路输出端子和接地间；第3转换部，连接在所述存储部反相电路的输入端子和电源之间；第4转换部，连接在所述存储部的反相电路的输入端子和地间；第1控制部，根据从外部输入的2值数据信号控制所述第3转换部的开关工作；延迟部，使所述存储部的反相电路的输入端子信号电平变化延迟地传输；第2控制部；根据由所述数据信号、从外部输入的时钟信号、及从所述延迟部输入的信号的各信号电平控制所述第4转换部的开关动作；所述第1转换部根据所述反相电路的输出端信号电平和从所述第二控制部输出的控制信号的信号电平进行开关工作；所述第二转换部根据所述反相电路输出端的信号电平和由所述第1控制部输出的控制信号的信号电平进行开关工作。
全文摘要
一种与时钟信号同步工作的闩锁电路，备有存储部，由第1及第2反向电路组成，将其一的输出端连至其二的输入端；第1转换部，连到所述存储部的第1反向电路输入端和接地之间；第2及第3转换部，彼此串联连接，连接到所述存储部的第2反向电路的输入端和接地之间，第1和第2控制部，分别控制所述第1和第2转换部，延迟部，使所述第2反向电路的输入端的信号电平的变化延迟传输；第3控制部，用以控制所述第3转换部。
文档编号H03K3/356GK1166033SQ9612107
公开日1997年11月26日 申请日期1996年11月18日 优先权日1996年5月16日
发明者新居浩二 申请人:三菱电机株式会社