专利名称：缩减时脉信号时间延迟的调整装置的制作方法
技术领域：
本发明涉及一种缩减时脉信号时间延迟的调整装置，特别是指一种在时脉产生器与电子元件之间设置一锁相回路与相关的延迟元件，用以调整并缩减时脉信号CLK传递至电子元件的时间延迟在一定的标准值内的装置。
现有的传统时脉产生器经一缓冲器将时脉信号电连接到不同类型电子元件的电路，乃如
图1所示，其中时脉产生器10经一缓冲器12将产生的时脉信号CLK电连接至各种不同类型的电子元件D1～D5(如CPU、存储器等，需要以所接受的时脉信号CLK当作其工作其频率)，图中电子元件D3、D4、D5距离时脉产生器10远较电子元件D1、D2长许多，其中电子元件D3直接与时脉产生器10电连接，而电子元件D4、D5则是通过扩展接口11转接接至该时脉产生器10；此种表示方式，主要是为了在假设单位阻抗相同的连线中，突显出由时脉产生器10产生的时脉信号CLK传输至电子元件D3、D4、D5时，在整个传输路径所遭受的总阻抗要比电子元件D1、D2大许多，相对地，在传输的时间延迟上，电子元件D3、D4、D5亦要比电子元件D1、D2大许多。
但，当上述传输延迟的时间超过一定值时，该时脉信号CLK将无法正常地使所控制的电子元件动作，如图2所示，其为一般电子元件受时脉信号CLK控制的相关波形示意图，其中A所示为与时脉信号CLK同步的时脉信号B所示为控制电子元件动作的信号，C所示为较时脉信号CLK时间延迟Δt的时脉信号；一般用来控制电子元件动作的信号(如标号B所示)包含有一段就绪时间ts及一段占用时间th，以上缘触发为例，设计时即必须将时脉信号CLK的上缘信号(箭头a所示)，设定落在上述信号的占用时间th内，如图2标号A、B所示，以使电子元件正常工作，然而，由于该段占用时间th相当短，约为2ns，故一旦发生时间延迟现象，如图2标号B、C所示，当所延迟的时间Δt大于2ns时，则时脉信号CLK的上缘信号(箭头C所示)将落于信号的占用时间th外，造成电子元件无法正常工作，而产生错误。
本发明的主要目的在于提供一种缩减时脉信号时间延迟的调整装置，其连接在时脉产生器与电子元件之间，用以调整并缩减时脉信号CLK传递至电子元件的时间延迟在一定的标准值内，解决上述电子元件无法正常工作的问题。
本发明的目的是这样实现的一种缩减时脉信号时间延迟的调整装置，包含一锁相回路，具有用以接收一时脉信号的第一输入端至少一输出端，连接至该锁相回路的一输出端的第二输入端，以使该锁相回路的输出端输出的时脉信号皆同步于其第一输入端输入的时脉信号；其中所述锁相回路中的一个输出端连接其第二输入端的之间串联一延迟元件，该输出端输出的时脉信号延迟一段时间或相位后再传递至第二输入端，调整锁相回路输出端的时脉信号的时间或相位上皆领先第一输入端输入的时脉信号。
该锁相回路含括有一比较装置及一与该比较器串联且具有至少一个输出端的电压控制振荡器，该比较装置包含有接收时脉信号第一输入端，第二输入端连接至该电压控制振荡器中的一个输出端。
比较装置为一比较器。
比较装置为一相位检波器。
延迟元件为一由电阻与电容组成的RC电路。
RC电路为可调整。
延迟元件为一延迟线。
延迟元件为一逻辑闸。
本发明连接在时脉产生器与电子元件之间，保证信号传递至电子元件的时间延迟在一定的标准值内，而且确使电子元件能够正常工作。
下面结合附图和具体实施方案对本发明做进一步的详细说明。
图1为传统时脉产生器经一缓冲器将时脉信号电连接至不同类型的电子元件的电路方块示意图。
图2为一般电子元件受时脉信号控制的相关波形示意图。
图3为本发明调整装置连接于时脉产生器与电子元件间的一供测试用较佳实施例电路示意图。
图4为图3中调整装置的详细电路图。
如图1、2所示，其传统时脉产生器经一缓冲器将时脉信号连接至不同类型的电子元件的电路方块示意图和一般电子元件受时脉信号控制的相关波形示意图，其构成及缺点，已如前所述，此处不再重复叙述。
图3为本发明调整装置连接于时脉产生器与电子元件间的一供测试用较佳实施例电路示意图，其中调整装置14为一可调整，以用来缩减自时脉产生器10产生的时脉信号CLK传递至该电子元件16的时间延迟。
图4为图2的调整装置的详细电路图，由图示可知其包含一锁相回路18及一延迟元件20，其中该锁相回路18为一习知装置，主要由一比较装置22(比较器或相位检波器)及利用变容二极管(图中未示)来调定振荡频率的电压控制振荡器24所组成，该锁相回路18的功能是要造成一个可调频率的振荡器，以产生标准的频率与相角，当作参考点，然后振荡器即拥有与标准频率相同的精确度，亦即该锁相回路18输出的时脉信号Y1～Y4永远与输入的时脉信号CLK同步；及该延迟元件20的主要作用处理锁相回路18，其一输出端的时脉信号Y1、Y2、Y3或Y4(本实施例以Y4为例)，产生一段时间延迟Δt1(图中未示)后再回馈输入比较装置22的其一输入端，该比较装置22的另一输入端则用来输入上述的时脉信号CLK，此时该比较装置22即以该时脉信号CLK为参考点侦测出该时脉信号Y4较时脉信号CLK延迟Δt1的时间，而输出一控制电压V至该电压控制振荡器24，用以使其输出的时脉信号Y1～Y4领先该输入的时脉信号CLK一段Δt1的时间；此外值得一提时脉信号时间的延迟亦可视为相位的延迟，因此，当本发明的调整装置14应用于图3时，即可以不论该调整装置14连接至时脉产生器10之间，或该调整装置14连接至该电子元件16之间电路布局，使用者只要以电子仪器侦测出图3标号Xi(即时脉产生器10的输出节点)，Xo(即电子元件16的输入节点)两点间的总延迟时间，再调整该延迟20的Δt1的时间，这个动作将使该总延迟时间缩减Δt1的时间，此时使用者只要将该Δt1的时间调整到该Xi、Xo间的总延迟时间小于前述电子元件16信号的占用时间th规格内，则该电子元件16即能继续正常工作。
以图3的一测试实施例为例，其中该调整装置14的时脉信号CLK输入端经由一般坞站11与相关电子零件转接至时脉产生器10，而其时脉信号Y1-Y2的输出端经由相关电子零件而电连接至一占用时间th规格为2ns的电子元件16，图3的规格中，自Xi、Xo两点间测出总延迟时间约为4.7ns，如前所述该电子元件将无法正常工作，此时即可设定图4所示的延迟元件20的延迟时间大于等于2.7ns，即可使该总延迟时间缩减为小于2ns，例如在本较佳实施例中该延迟元件20系以RC电路达成，只要以33欧姆的电阻与100Pf的电容即可得到3.3ns的延迟时间，如此即可使时脉信号3图Xi、Xo两点间的总延迟时间缩减至1.4ns(＜2ns)，确保该电子元件16能够正常工作，解决传统电路布局，因时脉信号传递时间的延迟而造成所控制的电子元件无法正常工作的问题。
综上所述，本发明的缩减时脉信号时间延迟的调整装置确实可依说明书揭露的技术的手段，达到预期的目的的与功效，任何依本发明所做的等效变换，例如该延迟元件亦可变化实施而以延迟线、逻辑闸或可变电容与电阻组成的RC电路等，皆应包含于本专利申请的保护范围内。
权利要求
1.一种缩减时脉信号时间延迟的调整装置，包含一锁相回路，具有用以接收一时脉信号的第一输入端至少一输出端，连接至该锁相回路的一输出端的第二输入端，以使该锁相回路的输出端输出的时脉信号皆同步于其第一输入端输入的时脉信号；其特征在于上述锁相回路中的一个输出端连接其第二输入端的之间串联一延迟元件，该输出端输出的时脉信号延迟一段时间或相位后再传递至第二输入端，调整锁相回路输出端的时脉信号的时间或相位上皆领先第一输入端输入的时脉信号。
2.根据权利要求1所述的缩减时脉信号时间延迟的调整装置，其特征在于该锁相回路含括有一比较装置及一与该比较器串联且具有至少一个输出端的电压控制振荡器，该比较装置包含有接收时脉信号第一输入端，第二输入端连接至该电压控制振荡器中的一个输出端。
3.根据权利要求2所述的缩减时脉信号时间延迟的调整装置，其特征在于比较装置为一比较器。
4.根据权利要求2所述的缩减时脉信号时间延迟的调整装置，其特征在于比较装置为一相位检波器。
5.根据权利要求1所述的缩减时脉信号时间延迟的调整装置，其特征在于延迟元件为一由电阻与电容组成的RC电路。
6.根据权利要求5所述的缩减时脉信号时间延迟的调整装置，其特征在于RC电路为可调整。
7.根据权利要求1所述的缩减时脉信号时间延迟的调整装置，其特征在于延迟元件为一延迟线。
8.根据权利要求1所述的缩减时脉信号时间延迟的调整装置，其特征在于延迟元件为一逻辑闸。
全文摘要
一种缩减时脉信号时间延迟的调整装置,包含一锁相回路,具有用以接收一时脉信号的第一输入端至少一输出端,连接至该锁相回路的一输出端的第二输入端,以使该锁相回路的输出端输出的时脉信号皆同步于其第一输入端输入的时脉信号;其锁相回路中的一个输出端连接其第二输入端的之间串联一延迟元件,该输出端输出的时脉信号延迟一段时间或相位后再传递至第二输入端,调整锁相回路输出端的时脉信号的时间或相位上皆领先第一输入端输入的时脉信号。
文档编号H03L7/08GK1179649SQ97117050
公开日1998年4月22日 申请日期1997年10月8日 优先权日1997年10月8日
发明者龚绍祖 申请人:仁宝电脑工业股份有限公司