专利名称：接口电路以及包括该接口电路的输入缓冲器集成电路的制作方法
技术领域：
本发明一般涉及接口电路及包括该接口电路的输入缓冲器集成电路。特别地，本发明涉及设置在外围设备等的接口电路和包括该接口电路的输入缓冲器集成电路，该接口电路输入个人计算机(以下称作PC)或其它类似装置的输出信号，用于控制输入PC或其它类似设备输出信号的输入缓冲器的输入信号电平。
图10是表示在PC和外围设备间进行数据交换的常规接口的结构。如图10所示的接口设有在PC一边的输出缓冲器2、在外围设备一边的输入缓冲器5和连接上述两个缓冲器的电缆3。输出缓冲器2设置在集成于一个芯片内的缓冲器集成电路1内。另一方面，输入缓冲器5设置在集成于一个芯片内的缓冲器集成电路6内。
在这样的接口中，如果输出缓冲器2的输出级的阻抗和输入缓冲器的输入级的阻抗不互相匹配，会在输入缓冲器5的输入级产生信号反射。由于反射，会在输入缓冲器5的输入级的信号中产生振荡，如图11所示的模拟波形。在图11中，PCOUT对应于图10所示的在PC一边的输出缓冲器2的输出波形，PERIIN对应于图10所示的在外围设备一边的输入缓冲器5的输入波形。应该注意到，图11示出了随着信号下降的操作。
另一方面，在PC和外围设备间的接口内频繁地使用到最新技术的接口，依照晶体管晶体管逻辑电路(TTL)标准进行数据交换。因此，如果振荡超过图11中时间段(a)内波形的0.8V，振荡可能被误认为“H”电平信号，导致外围设备一边的输入缓冲器5的功能失常。
基本上，由于反射而引起的振荡能够通过匹配阻抗而减少。但是，对于外围设备来说，其连接到非特定的PC，因为输出驱动器、连接电缆、连接导线等的特性和材料的不同而变化的条件，很难得到匹配的阻抗。因此，正在寻找不能测量到振荡的阻抗匹配。
为了解决在上述的现有技术中的问题做出了本发明。因此，本发明的目的在于提供能够有效防止信号波形振荡的接口电路以及包括该接口电路的输入缓冲器集成电路。
根据本发明的第一方面，在第二装置内设置的输入第一装置输出信号的接口电路，其对输入该输出信号的输入缓冲器的输入信号电平进行控制，上述接口电路包括用于根据输出信号的电平和预定的基准电平的比较结果来控制输入信号电平的控制装置。
在优选的结构中，该控制装置包括比较输出信号电平和基准电平的比较电路和根据用于控制输入信号电平的比较电路的比较结果而导通或截止的开关元件。
根据本发明的第二方面，输入缓冲器集成电路包括设置在第二装置内的输入第一装置输出信号的输入缓冲器，其输入该输出信号；设置在第二装置内的接口电路，其与输入缓冲器集成在一个芯片上形成集成电路；并包括用于根据输出信号的电平和预定的基准电平的比较结果来控制输入信号的电平的控制装置。
在优选的结构中，控制装置包括比较输出信号电平和基准电平的比较电路和根据用于控制输入信号电平的比较电路的比较结果而导通或截止的开关元件。
简而言之，根据本发明，在PC和它的外围设备间的接口(磁盘驱动器、软盘驱动器或其它)中，在外围设备的输入缓冲器的输入部分设置了有源钳位电路。
于是，通过将基准电压设定在例如-0.3V，能够抑制由于输入波形的负尖峰引起的振荡。另一方面，通过改变电路结构，能够将高于或等于预定电平的电压电平钳位，从而抑制由于正尖峰而引起的振荡。
通过以下给出的详细描述和所附本发明优选实施例的附图，会更全面理解本发明。但是，上述的附图不应该作为对本发明的限制，而仅仅用于解释和理解。
在附图中图1是显示根据本发明的接口电路和包含有该接口电路的输入缓冲器集成电路的第一实施例的电路方框图；图2是显示图1中的比较器的电路结构的一个例子的电路图；图3是显示图2中的晶体管M16和M17的操作的特性图；图4是显示图2中的晶体管M18和M19的操作的特性图；图5是显示图2中的晶体管M5、M6、M8和M9的操作的特性图；图6是显示图2中的差分比较部分和比较结果输出部分的DC特性的特性图；图7是显示图1中的操作的模拟结果的波形；图8是显示根据本发明的接口电路和包含有该接口电路的输入缓冲器集成电路的第二实施例的电路方框图；图9是显示根据本发明的接口电路和包含有该接口电路的输入缓冲器集成电路的第三实施例的电路方框图；图10是显示常规的在PC和外围设备间进行数据交换的接口的结构的电路图；图11是显示图10中的各个信号的波形的特性图。
下面参照附图以本发明的优选实施例的形式对本发明进行详细描述。在下面的描述中，为了全面地理解本发明，列出了许多详细的细节。但是，很明显，对于本领域的技术人员来说，没有这些细节也可实施本发明。在其它的例子中，为了避免本发明的不必要的模糊，没有详细的示出公知的结构。应该注意到相似的元件在全文中用类似的标号表示。
图1是显示根据本发明的接口电路和包含有该接口电路的输入缓冲器集成电路的第一实施例的结构的电路框图。在图1中，输出缓冲器2被设置在缓冲器集成电路1中。另一方面，输入缓冲器5被设置在缓冲器集成电路4中。上述输出缓冲器2和输入缓冲器5通过电缆3连接。缓冲器集成电路4除了输入缓冲器5外，还包括比较器CMP1、钳位晶体管NTR1和两输入或非门NOR1。
在这里，图2示出了比较器CMP1的电路结构的一个例子。在图2中，比较器CMP1具有基准电势输入端VREF、比较器信号输入端VIN、停止信号输入端STOP和比较结果输出端V0，并且包括用于生成偏压的晶体管M16、M17、M18和M19、用于组成差分比较部分的晶体管M8、M5、M9、M6、M3、M1、M4和M2、组成比较结果输出部分的晶体管M10和M11、用于通过输入停止信号而停止操作的晶体管M21和M20以及反相器M22。
应该注意到，在图2中，加在各个晶体管上的“N＝W/L”或“P＝W/L”(W和L是随机数值)代表晶体管的尺寸，其中，W代表栅的宽度，L代表栅的长度。N代表N型MOS(金属氧化物半导体)晶体管，P代表P型MOS晶体管。反相器22由PMOS晶体管和NMOS晶体管组成。10/7.5代表PMOS晶体管的尺寸和NMOS晶体管的尺寸的比率(PMOS晶体管尺寸/NMOS晶体管尺寸)。
图2中示出的比较器由典型的电路组成。但是，差分比较部分的晶体管M5和晶体管M6的晶体管尺寸不同。这样，该比较器作为一个有补偿的比较器而工作。
首先，讨论在停止信号输入端STOP为“H”时的情况。在这种情况下，晶体管M16保持在截止状态，而晶体管M21保持在导通状态。于是，节点M160的电势变为地(GND)电平。因此，晶体管M17、M18、M7和M11保持截止。另一方面，由于晶体管M20变为电源(VDD)电平，所以晶体管M19、M8和M9截止。于是，所有的在电源(VDD)与地(GND)间的电流通路都被切断，从而建立停止状态。
下面，讨论在停止信号输入端STOP为“L”时的情况。在这种情况下，晶体管M21和M20保持截止，晶体管M16保持导通。因此，在节点M160处通过晶体管M16和M17产生偏压。偏压值由图3中所示的两个晶体管的DC特性的相交点决定，约为1.4V。
然后，在节点M190处通过晶体管M18和M19产生偏压。偏压值由图4中所示的两个晶体管的DC特性的相交点决定，大约为2.8V。
上述的两个偏压是被控制的。于是，差分比较部分工作，也即，晶体管M8和M9被偏压控制用作恒流源。节点M80和M90电压的决定与晶体管M5和M6有关。
图5示出了当基准电压VREF＝0V且输入信号电压电平VIN＝0V时，晶体管M8、M9、M5和M6的DC特性。如图5所示，2.7V和2.9V作为各自的相交点成为节点M80和M90的电压。如上所述，由于晶体管M5和M6的晶体管尺寸的差异，产生偏移。
晶体管M1和M2分别工作接收节点M80和M90的电压，但是，由于受节点M160的偏压控制作为恒流源工作的晶体管M7的存在，两个晶体管的漏-源电流的总和变得恒定。因此，由于晶体管M1和M2的导通电阻的差异，引起流过晶体管M1和M2的电流的差异，导致节点M30和M40间产生电势差。
接收到差分比较部分的节点M40的电平，在比较结果输出部分由晶体管M11和M10确定比较结果V0。
图6示出了当差分比较部分和比较结果输出部分的基准电压和输入信号电压电平分别为VREF＝0V和VIN＝-1至5V时的DC特性。由于用作基准电压VREF的晶体管M5的栅极电压为恒定，节点M80的电压值变为恒定，而，节点M90的电压根据输入信号电压电平VIN的值而变化。在VIN＝-0.3V时，节点M80的电压值变为等于节点M90的电压值，并且节点M30的电压值变为等于节点M40的电压值。在这种状态，当VIN＜-0.3V时，节点M80的电压值变得大于节点M90的电压值。由于节点M30的电压值大于节点M40的电压值，则V0＝“L”。当VIN＞-0.3V时，由于节点M80的电压值小于节点M90的电压值且节点M30的电压值大于节点M40的电压值，所以V0＝“H”。
于是，当在图1中的电路设定VREF＝0V时，比较器CMP1作为当VIN＜-0.3V时输出V0＝“L”，当VIN＞-0.3V时输出V0＝“H”的比较器工作。
下面对图1中的有源钳位部分进行描述。
(1)当信号STOP＝“L”时，如上所述，当输入电平高于或等于-0.3V时，比较器CMP1的输出CMPOUT变为“L”，且钳位晶体管NTR1变为截止。因此，在这种情况下，接口电路作为普通输入缓冲器。
在另一方面，当输入电平小于-0.3V时，比较器CMP1的输出CMPOUT变为“H”，且钳位晶体管NTR1导通。在这种情况下，接口电路用于将输入电平钳位在0V。
模拟前面的操作的效果的模拟结果，会得到图7中所示的振荡波形。在图7中，PCOUT对应于在图1中的在PC一边的输出缓冲器1的输出信号，PERIIN对应于在外围设备一边的输入缓冲器5的输入信号，CMPOUT对应于比较器CMP1的比较结果输出信号，NOR10对应于两输入或非门NOR1的输出信号。
在图7中，在时间段(a)，信号PERIIN大于-0.3V，比较器CMP1的输出CMPOUT为“H”。
在时间段(b)，信号PERIIN的电平下降到低于-0.3V。于是，在比较器CMP1的约为5ns的操作延时后，比较器CMP1的输出CMPOUT变为“L”。响应于“L”电平的比较器输出CMPOUT，钳位NMOS晶体管NTR1导通。
在时间段(c)，信号PERIIN变得高于-0.3V，CMPOUT再次变为“H”。于是NOR10变为“L”，使钳位NMOS晶体管NTR1截止。
作为上述操作的结果，并能够从图11的比较中注意到，振荡电平降低到小于0.8V。
(2)当信号STOP＝“H”时在STOP模式，或非门NOR1的输出变为“L”，使得钳位NMOS晶体管NTR1截止。于是，接口电路不考虑输入信号的电平而作为普通缓冲器工作。另一方面，响应于STOP＝“H”，比较器CMP1关断DC电流通路。
如上所述，根据本发明，能够减少输入波形的振荡。于是，如图11所示，能够解决由于在TTL低的输入电平特性导致功能失常，出现超过0.8V的振荡的问题。
在图8中示出根据本发明的第二实施例。在图8中，具有有源钳位的输入缓冲器包括输入缓冲器5、比较器CMP2、钳位晶体管PTR1、反相器INV1和两输入与非门NAND1。与第一实施例相反，输入缓冲器的所示的实施例将钳位电路加在电源VDD一边来抑制波形的上升沿的振荡。
下面，在图9中示出根据本发明的第三实施例。在图9中，设有地(GND)端钳位电路和电源端钳位电路，地(GND)端钳位电路包括比较器CMP1、钳位晶体管NTR1和两输入或非门NOR1，电源端钳位电路包括比较器CMP2、钳位晶体管PTR1、反相器INV1和两输入与非门NAND1。通过设置两个钳位电路，能够抑制输入波形的上升沿和下降沿的振荡。
如上所述，常规地，如图10所示，在PC一边的输出缓冲器2和输入缓冲器5仅仅通过连接电缆3连接。与此相比，在本发明设有有源钳位电路。特别是，设有一个或多个比较输入电平和基准电势并输出比较结果的比较器和随比较结果而导通或截止的上拉晶体管或下拉晶体管。当低于或等于预定电平的电压电平施加到输入缓冲器的输入端时，有源钳位电路将电平钳位在0V。这样，能够被减少由于输入波形的负尖峰或正尖峰而引起的上升沿或下降沿上的振荡。
如上所述，本发明能够通过根据与预定的基准电平的比较结果来控制输入信号电平而有效地防止信号波形的振荡。
尽管以本发明的实施例为例对它进行了解释和描述，但是应该理解，在不背离本发明的精神和范围的前提下，本领域的技术人员能够在其上做出改变、省略和增加。因此，本发明不应理解为受到上面提出的特定的实施例的限制，而应包括所有可能的能够在包括在关于所附的权利要求中提出的特征或其等同物的范围内实施的实施例。
权利要求
1.接口电路，设置在第二装置内以输入第一装置的输出信号，其对输入所述输出信号的输入缓冲器的输入信号电平进行控制，所述接口电路包括控制装置，用于根据所述输出信号的电平和预定基准电平的比较结果来控制所述输入信号电平。
2.如权利要求1所述的接口电路，其特征在于所述控制装置包括对所述输出信号电平和所述基准电平进行比较的比较器电路，和根据所述比较器电路的比较结果而导通或截止来控制所述输入信号电平的开关元件。
3.根据权利要求2所述的接口电路，其特征在于所述开关元件是连接在用于传输所述输出信号的信号线和电源之间的上拉晶体管，所述开关元件根据上述比较结果来控制所述信号线和所述电源间的电连接状态。
4.根据权利要求2所述的接口电路，其特征在于所述开关元件是连接在用于传输所述输出信号的信号线和地线之间的下拉晶体管，所述开关元件根据上述比较结果来控制所述信号线和所述地线间的电连接状态。
5.根据权利要求1所述的接口电路，其特征在于所述第一装置是个人计算机，所述第二装置是外围设备。
6.根据权利要求1所述的接口电路，其特征在于所述外围设备是磁盘驱动器。
7.根据权利要求1所述的接口电路，其特征在于所述外围设备是软盘驱动器。
8.输入缓冲器集成电路，包括设置在第二装置内以输入第一装置输出信号的输入缓冲器，其输入所述输出信号；设置在所述第二装置内的接口电路，其与所述输入缓冲器集成在同一芯片上形成集成电路，并包括用于根据所述输出信号电平和预定基准电平的比较结果来控制所述输入信号的电平的控制装置。
9.根据权利要求8所述的输入缓冲器集成电路，其特征在于所述控制装置包括比较所述输出信号电平和所述基准电平的比较器电路和根据所述比较器电路的比较结果而导通或截止来控制所述输入信号电平的开关元件。
10.根据权利要求9所述的输入缓冲器集成电路，其特征在于所述开关元件是连接在用于传输所述输出信号的信号线和电源之间的上拉晶体管，并根据上述比较结果来控制所述信号线和所述电源间的电连接状态。
11.根据权利要求9所述的输入缓冲器集成电路，其特征在于所述开关元件是连接在用于传输所述输出信号的信号线和地线之间的下拉晶体管，并根据上述比较结果来控制所述信号线和所述地线间的电连接状态。
12.根据权利要求8所述的输入缓冲器集成电路，其特征在于设置有多个接口电路且将所述接口电路的所述基准电平设定成互不相同的值。
13.根据权利要求8所述的输入缓冲器集成电路，其特征在于所述第一装置是个人计算机，第二装置是外围设备。
14.根据权利要求13所述的输入缓冲器集成电路，其特征在于所述外围设备是磁盘驱动器。
15.根据权利要求13所述的输入缓冲器集成电路，其特征在于所述外围设备是软盘驱动器。
全文摘要
一种接口电路,能有效地防止信号波形的振荡。在缓冲器集成电路中,由比较器对输入到输入缓冲器的输入信号的电平和基准电平进行比较。晶体管根据比较结果而导通或截止来控制输入信号的电平。即使从输出缓冲器输出的波形的振荡较大,振荡也不会被识别为“高”电平信号从而不会引起功能失常。
文档编号H03K19/003GK1250175SQ9911916
公开日2000年4月12日 申请日期1999年9月16日 优先权日1998年9月16日
发明者泽井康则 申请人:日本电气株式会社