号SYNC,W提供延迟同 步信号SYNCP。第二延迟电路2%可延迟通过延迟T2延迟时钟信号化OCK，并提供延迟时 钟信号CLOCKp。
[0021] 第一触发器电路210可W接收时钟信号CLOCK和同步信号SYNC,并提供输出 0UT1，表示相对于时钟信号化0CK的跃迁该同步信号被检测到的时间。第二触发器电路220 可W接收时钟信号化0CK和延迟同步信号SYNCP并提供输出0UT2,表示相对于时钟信号 CLOCK的跃迁该SYNCP信号被检测到的时间。第S触发器电路230可W接收该延迟时钟信 号化0CKP和同步信号SYNC,并提供输出0UT3,表示相对于延迟时钟信号化0CKP跃迁该同 步信号被检测到的时间。在一个实施例中，第一触发器电路210可W对应于图1所示的捕 获电路120。
[0022] 逻辑电路250可W解释从触发器210-230的输出，W评估SYNC和化0CK信号之间 的定时关系。在一个实施例中，逻辑电路250可W接收表格1所示的数据模式，它表示SYNX 信号是否在化0CK信号的跃迁之前，或他们是否跟随化0CK信号的捕获跃迁，由延迟电路 224、234所施加的延迟量。
[0023]
【主权项】
1. 一种用于确定在接收器的时钟信号和同步信号的跃迁之间的时间关系的方法，所述 方法包括： 由第一预定量延迟时钟信号； 由第二预定量延迟同步信号； 比较所述同步信号的预定跃迁时间到所述时钟信号的预定跃迁时间； 比较延迟同步信号的预定跃迁时间与时钟信号的预定跃迁时间； 比较所述同步信号的预定跃迁的时间与延迟时钟信号的预定跃迁时间；和 基于S个比较，在接收器的输入端调整任一同步信号或时钟信号的延迟。
2. 如权利要求1所述的方法，其中，使用每个具有自己设置和保持时间的电路执行所 述=个比较。
3. 如权利要求1所述方法，进一步包括，在所述方法的最后，在持久性存储器中存储接 收器的输入端的延迟设置。
4. 如权利要求1所述的方法，其中，当所述比较表明所述时钟信号的预定跃迁发生在 同步信号的预定跃迁之后但在延迟同步信号的预定跃迁之前，在接收器的输入端的同步延 迟增加。
5. 如权利要求1所述的方法，其中，当所述比较表明所述同步信号的预定跃迁发生在 时钟信号的预定跃迁之后但在延迟时钟信号的预定跃迁之前，在接收器的时钟输入端的延 迟增加。
6. 如权利要求1所述的方法，进一步包括，递归地执行该方法，其中，当所述比较表明 所述时钟信号的预定跃迁发生在同步信号的预定跃迁和延迟同步信号的预定跃迁之后，该 方法终止。
7. 如权利要求1所述的方法，进一步包括，递归地执行该方法，其中，当所述比较表明 所述同步信号的预定跃迁发生在时钟信号的预定跃迁和延迟时钟信号的预定跃迁之后，该 方法终止。
8. -种用于调整时钟信号和同步信号之间偏斜的方法，该方法包括： 产生时钟信号和同步信号； 产生具有第一延迟的延迟时钟信号； 产生具有第二延迟的延迟同步信号； 提供第一输出信号，表示所述同步信号跃迁相对于所述时钟信号的捕获边沿的时间； 提供第二输出信号，表示延迟同步信号跃迁相对于所述时钟信号的捕获边沿的时间； 提供第=输出信号，表示所述同步信号跃迁相对于延迟时钟信号的捕获边沿的时间； 比较所述第一输出信号和所述第二输出信号，W确定所述同步信号是否在时钟信号的 捕获沿之前跃迁； 比较所述第一输出信号和所述第S输出信号，W确定所述时钟信号是否在同步信号的 捕获边沿之后跃迁；和 基于所述比较，调整所述同步信号和时钟信号之间的偏移。
9. 如权利要求8所述的方法，其中，所述第一输出信号和第二输出信号进行比较，W确 定同步信号是否在所述时钟信号的捕获边沿之前的第一延迟期间跃迁。
10. 如权利要求9所述的方法，其中，当所述同步信号在第一延迟期间跃迁时，所述第 一输出信号和所述第二输出信号在时钟信号的不同周期提供跃迁。
11. 如权利要求8所述的方法，其中，所述第一输出信号和所述第=输出信号进行比 较，W确定所述同步信号是否在所述时钟信号的捕获边沿之后的第二延迟期间跃迁。
12. 如权利要求11所述的方法，其中，当所述同步信号在所述第二延迟期间跃迁时，所 述第一输出信号和所述第S输出信号提供在时钟信号的不同周期的跃迁。
13. 如权利要求8所述的方法，其中，所述同步信号的跃迁定时进行调整，使得跃迁发 生在包括所述第一延迟和所述第二延迟的保持窗口之外。
14. 如权利要求13所述的方法，其中，所述保持窗口W所述时钟信号的捕获边沿为中 屯、。
15. 如权利要求8所述的方法，其中，所述第一延迟包括提供输出信号的捕获电路的建 立时间，W及所述第二延迟包括捕获电路的保持时间。
16. 如权利要求8所述的方法，其中，每个所述第一延迟和所述第二延迟包括提供给不 同电路元件的时钟信号之间的偏移时间。
17. -种同步电路，包括： 提供第一输出信号的第一捕获电路，表示相对于时钟信号的预定边沿，同步信号跃迁 的时间； 第一延迟电路，提供延迟同步信号； 第二延迟电路，提供延迟时钟信号； 提供第二输出信号的第二捕获电路，表示相对于时钟信号的边沿，延迟同步信号跃迁 的时间； 提供第=输出信号的第=捕获电路，表示相对于延迟时钟信号的边沿，所述同步信号 跃迁的时间； 用于比较所述第一输出信号和第二输出信号的电路，W确定同步信号是否在时钟信号 的边沿之前跃迁，W及用于比较所述第一输出信号与所述第=输出信号，W确定所述同步 信号是否在所述时钟信号的边沿之后跃迁。
18. 如权利要求17所述的电路，进一步包括接收器电路，用于接收所述同步信号和时 钟信号，并在其输入端具有可编程延迟元件，基于所述比较结果存储延迟值。
19. 如权利要求17所述的电路，进一步包括发生器电路，W产生同步信号和时钟信号， 并在其输出端具有可编程延迟元件，基于所述比较结果存储延迟值。
20. 如权利要求17所述的同步电路，其中； 同步信号由第一延迟进行延迟，W提供经延迟的同步信号； 时钟信号由第二延迟进行延迟，W提供经延迟的时钟信号； 所述第一输出信号和第二输出信号由比较电路进行比较，W确定所述同步信号是否在 时钟信号的捕获沿之前的第一延迟期间跃迁；和 所述第一输出信号和所述第=输出信号进行比较，W确定所述同步信号是否在时钟信 号的捕获边沿之后的第二延迟期间跃迁。
21. 如权利要求20所述的同步电路，其中； 当同步信号在所述第一延迟期间跃迁时，所述第一输出信号和所述第二输出信号提供 在时钟信号的不同周期中的跃迁；和 当同步信号在所述第二延迟期间跃迁时，所述第一输出信号和所述第=输出信号提供 在时钟信号的不同周期中的跃迁。
【专利摘要】本申请的主题涉及时钟信号同步。对电路和方法进行介绍以允许对时钟信号和同步信号之间的定时关系进行观察。观察可以包括观察时钟信号的捕获边沿和同步信号的跃迁之间的定时关系。基于该观察结果，同步信号跃迁的定时可被调节。观察的定时关系可以包括提供延迟同步信号和延迟时钟信号。延迟同步信号可提供在时钟信号的捕获边沿之前发生的事情。延迟时钟信号可以提供在时钟信号的捕获边沿之后发生的事情。
【IPC分类】H03K19-00
【公开号】CN104716946
【申请号】CN201410784482
【发明人】M·D·麦克谢伊, S·G·布莱德斯利, P·迪罗尼安
【申请人】美国亚德诺半导体公司
【公开日】2015年6月17日
【申请日】2014年12月17日
【公告号】EP2887550A1, US8970276